• Design & Manufacturing
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• 제16권3호
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• pp.9-15
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• 2022

In order to reduce the manufacturing costs of the glass lens, it is necessary to manufacture a lens using a UV curable resin or a thermosetting resin, which is a curable material, in order to replace a glass lens. In the case of forming a lens using a thermosetting material, it is necessary to form several lenses at once using the wafer-level lens manufacturing technologies due to the long curing time of the material. When a lens is manufactured using a curable material, an error in the shape of the lens due to the shrinkage of the material during the curing process is an important cause of defects. The major factors for these shape errors and deformations are the shrinkage and the change of mechanical properties in the process of changing from a liquid material during curing to a solid state after complete curing. Therefore, it is necessary to understand the curing process of the material and to examine the shrinkage rate and change of physical properties according to the degree cure. In addition, it is necessary to proceed with CAE for lens molding using these and to review problems in lens manufacturing in advance. In this study, the viscoelastic properties of the material were measured during the curing process using a rheometer. Using the results, Rheological investigation of cure kinetics was performed. At the same time, The shrinkage of the material was measured and simple mathematical models were created. And using the results, the molding process of a single lens was analyzed using Comsol, a commercial S/W. In addition, the experiment was conducted to compare and verify the CAE results. As a result, it was confirmed that the shrinkage rate of the material had a great influence on the shape precision of the final product.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2002년도 International Symposium
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• pp.219-225
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• 2002

This paper presents a novel "bumpless flip chip package"for cost! performance driven devices. Using the conventional electroplating and etching processes, this package enables the production of fine pitch BGA up to 256 I/O with single layer routing. An array of circuitry down to $25-50{\mu}{\textrm}{m}$ line/space is fabricated to fan-in and fan-out of the bond pads without using bumps or substrate. Various types of joint methods can be applied to connect the fine trace and the bond pad directly. The resin-filled terminal provides excellent compliancy between package and the assembled board. More interestingly, the thin film routing is similar to wafer level packaging whereas the fan-out feature enables high lead count devices to be accommodated in the BGA format. Details of the design concepts and processing technology for this novel package are discussed. Trade offs to meet various cost or performance goals for selected applications are suggested. Finally, the importance of design integration early in the technology development cycle with die-level and system-level design teams is highlighted as critical to an optimal design for performance and cost.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.77-77
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• 2018

Panel level packaging (PLP) 공정은 차세대 반도체 패키징 기술로써 wafer level packaging 대비 net die 면적이 넓어 생산 단가 절감에 유리하다. PLP 공정에 적용되는 구리 재배선 층 (RDL, redistribution layer)은 두께 불균일도에 의해 전기 저항의 유동이 민감하게 변화하기 때문에 RDL의 두께를 균일하게 형성하는 것은 신뢰성 측면에서 매우 중요하다. 구리 RDL은 주로 도금 공정을 통해 형성되며, 균일한 도금막 형성을 위해 도금조에 평탄제를 첨가하여 도금 속도를 균일하게 한다. 도금막에 대한 흡착은 주로 평탄제의 imine 작용기에 포함된 질소 원자가 관여하며, imine 작용기의 4차화에 의한 평탄제의 흡착 정도를 제어하여 평탄제 성능을 개선할 수 있다. 본 연구에서는 도금 평탄제에 포함된 imine 작용기의 질소 원자를 4차화하여 구리 RDL의 도금 두께 불균일도를 제어하고자 하였다. 유기첨가제와 4차화 반응을 위해 알킬화제로써 dimethyl sulfate의 비율을 조절하여 각각 0, 50, 100 %로 4차화 반응을 진행하였다. 평탄제의 4차화 여부를 확인하기 위해 gel permeation chromatography (GPC) 분석을 실시하였다. 도금은 20 ~ 200 um의 다양한 배선 폭을 갖는 구리 RDL 미세패턴에서 진행하였으며, 4차화 평탄제를 첨가하여 광학 현미경과 공초점 레이저 현미경을 통해 도금막 표면과 두께에 대한 분석을 실시하였다. GPC 분석을 통해 4차화 반응 후 알킬화제에 의해 나타나는 GPC peak이 감소한 것을 확인하였다. 광학 현미경 및 공초점 레이저 현미경 분석 결과, 4차화된 질소 원자가 존재하지 않는 평탄제의 경우, 도금 시 도금막의 두께가 불균일하였으며 단면 분석 시 dome 형태가 관찰되었다. 또한 100 % 4차화를 실시한 평탄제를 첨가하여 도금 한 경우 마찬가지로 두께가 불균일한 dish 형태의 도금막이 형성되었다. 반면, 50 % 4차화를 적용한 평탄제를 첨가한 경우, 도금막 단면의 형태는 평평한 모습을 보였으며 매우 양호한 균일도를 가지는 것으로 확인되었다. 이로 인해 imine 작용기를 포함한 평탄제의 4차화 반응을 통해 구리 RDL의 단면 형상 및 불균일도가 제어되는 것을 확인하였으며, 4차화된 imine 작용기의 비율을 조절하여 높은 균일도를 갖는 구리 RDL 도금이 가능한 것으로 판단되었다.

• Design & Manufacturing
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• 제16권3호
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• pp.58-65
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• 2022

Micro-fluidic chip has been fabricated by lithography process on silicon or glass wafer, casting using PDMS, injection molding of thermoplastics or 3D printing, etc. Among these processes, 3D printing can fabricate micro-fluidic chip directly from the design without master or template for fluidic channel fabricated previously. Due to this direct printing, 3D printing provides very fast and economical method for prototyping micro-fluidic chip comparing to conventional fabrication process such as lithography, PDMS casting or injection molding. Although 3D printing is now used more extensively due to this fast and cheap process done automatically by single printing machine, there are some issues on accuracy or surface characteristics, etc. The accuracy of the shape and size of the micro-channel is limited by the resolution of the printing and printing direction or layering direction in case of SLM type of 3D printing using UV curable resin. In this study, the printing direction and thickness of each printing layer are investigated to see the effect on the size, shape and surface of the micro-channel. A set of micro-channels with different size was designed and arrayed orthogonal. Micro-fluidic chips are 3D printed in different directions to the micro-channel, orthogonal, parallel, or skewed. The shape of the cross-section of the micro-channel and the surface of the micro-channel are photographed using optical microscopy. From a series of experiments, an optimal printing direction and process conditions are investigated for 3D printing of micro-fluidic chip.

• 마이크로전자및패키징학회지
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• 제17권3호
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• pp.79-84
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• 2010

3차원 Si 칩 패키징 공정을 위한 비아 홀(TSV: Through-Si-Via) 및 Au 시드층 형성, 전기 도금을 이용한 Cu 충전기술과 범핑 공정 단순화에 관하여 연구하였다. 비아 홀 형성을 위하여 $SF_6$ 와 $C_4F_8$ 플라즈마를 교대로 사용하는 DRIE(Deep Reactive Ion Etching) 법을 사용하여 Si 웨이퍼를 에칭하였다. 1.92 ks동안 에칭하여 직경 40 ${\mu}m$, 깊이 80 ${\mu}m$의 비아 홀을 형성하였다. 비아 홀의 옆면에는 열습식 산화법으로 $SiO_2$ 절연층을, 스퍼터링 방법으로 Ti 접합층과 Au 시드층을 형성하였다. 펄스 DC 전기도금법에 의해 비아 홀에 Cu를 충전하였으며, 1000 mA/$dm^2$ 의 정펄스 전류에서 5 s 동안, 190 mA/$dm^2$의 역펄스 조건에서 25 s 동안 인가하는 조건으로 총 57.6 ks 동안 전기도금하였다. Si 다이 상의 Cu plugs 위에 리소그라피 공정 없이 전기도금을 실시하여 Sn 범프를 형성할 수 있었으며, 심각한 결함이 없는 범프를 성공적으로 제조할 수 있었다.