• Proceedings of The Korean Society of Agricultural and Forest Meteorology Conference
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• 2016.09a
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• pp.104-110
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• 2016

• Journal of Powder Materials
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• v.5 no.2
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• pp.145-153
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• 1998

W-Cu alloy is attractive to thermal managing materials in microelectronic devices because of its good thermal properties. The metal injection molding (MIM) of W-Cu systems can satisfy the need for mass production of the complex shaped W-Cu parts in semiconductor devices. In this study, the application of MIM process of the mechanically alloyed (MA) W-Cu composite powders, which had higher sinterability were investigated. The MA W-Cu powders and reduction treated (RT) powders were injected by using of the multicomponent binder system. The multi-stage debinding cycles were adopted in $N_2$ and $H_2$ atmosphere. The isostatic repressing treatment was carried out in order to improve the relative density of brown parts. The brown part of RT W-Cu composite powder sintered at 110$0^{\circ}C$ had shown the higher sinterability compared to that of MA powder. The relative sintered density of all specimens increased to 96% by sintering at 120$0^{\circ}C$ for 1 hour. The relationship between green density and the sintering behavior of MA W-Cu composite powder was analyzed and discussed on the basis of the nanostructured characteristics of the MA W-Cu composite powder.

• Progress in Superconductivity
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• v.8 no.1
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• pp.8-15
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• 2006

The size of the superconducting domains and the critical current density inside these domains have to be enhanced for most of cryomagnetic applications of melt-textured YBCO bulks. To enlarge the size of the domains we studied the multi-seeding technique based on a well-established procedure for preparing high quality YBCO monoliths using self-made SmBCO seeds. The distance between the seeds was optimised as a result of the investigation of the effects of various seed distances on the characteristics of the grain boundary Junctions. The influences of a-b plane intersections and c-axis misalignments were researched. Thereby, a small range of tolerance of the misorientations between the seed crystals was found. Field mapping was applied to control the materials quality and the superconductor's grain structure was investigated using polarisation microscopy. YBCO function elements with iou. seeds in a line and an arrangement of making type (100)/(100) and (110)/(110) boundary junctions, respectively, were processed. The trapped field profile in both sample types shows single domain behaviour. To demonstrate the potential of the multi-seeding method a ring-shaped sample was processed by placing sixteen seeds in a way to make both (100)/(100) and (110)/(110) grain junctions at the same time. The results up to now are very promising to prepare large single domain melt-textured YBCO semi-finished products in complex shapes.

• Proceedings of the Korean Vacuum Society Conference
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• 2000.02a
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• pp.123-123
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• 2000

선폭이 초미세화됨에 따라 게이트 전극에서의 공핍 현상 및 불순물 확산의 물제를 갖는 poly-Si 게이트를 대체할 전극 물질로 텅스텐(W)이 많이 연구되어 왔다. 반도체 소자의 배선물질로 일찍부터 사용되어온 텅스텐은 내화성 금속의 일종으로 용융점이 높고, 저항이 낮다. 그러나, 일반적으로 사용되고 있는 CVD에 의한 텅스텐의 증착은 반응가스(WF6)로부터 오는 불소(F)의 게이트 산화막내로의 확산으로 인해 MOS 소자가 크게 열화될수 있다. 본 연구에서는 W/TiN 이중 게이트 전극 구조를 갖는 MOS 캐패시터를 제작하여 전기적 특성을 살펴보았다. P-Type (100) Si위에 RTP를 이용, 85$0^{\circ}C$에서 110 의 열산화막을 성장 및 POA를 수행한 후, 반응성 스퍼터링법에 의해 상온, 6mTorr, N2/Ar=1/6 sccm, 100W 조건에서 TiN 박막을 150, 300, 500 의 3그룹으로 증착하였다. 그 위에 LPCVD 방법으로 35$0^{\circ}C$, 0.7Torr, WF6/SiH4/H2=5/5~10/500sccm 조건에서 2000~3000 의 텅스텐을 증착하였다. Photolithography 공정 및 습식 에칭을 통해 200$\mu\textrm{m}$$\times$200$\mu\textrm{m}$ 크기의 W/TiN 복층 게이트 MOSC를 제작하였다. W/TiN 복측 게이트 소자와 비교분석하기 위해 같은 조건의 산화막을 이용한 알루미늄(Al) 게이트, 텅스텐 게이트 MOSC를 제작하였다. 35$0^{\circ}C$에서 증착된 텅스텐 박막은 10~11$\Omega$/ 의 면저항을 가졌고 미소한 W(110) peak값을 나타내는 것으로 보아 비정질 상태에 가까웠다. TiN 박막의 경우 120~130$\Omega$/ 의 면저항을 가졌고 TiN (200)의 peak 값이 크게 나타난 반면, TiN(111) peak가 미소하게 나타났다. TiN 박막의 두께와 WF/SiH4의 가스비를 변화시켜가며 제작된 MOS 캐패시터를 HF 및 QS C-V, I-V 그리고 FNT를 통한 전자주입 방법을 이용하여 TiN 박막의 불소에 대한 확산 방지막 역할을 살펴 보았다. W/TiN 게이트 MOS 소자는 모두 순수 텅스텐 게이트보다 우수하였고, Al 게이트와 유사한 전기적 특성을 보여주었다. W/TiN 게이트 MOS 소자는 모두 순수 텅스텐 게이트보다 우수하였고, Al 게이트와 유사한 전기적 특성을 보여주었다. TiN 박막이 300 , 500 이고 WF6/SiH4의 가스비가 5:10인 경우 소자 특성이 우수하였으나, 5:5의 경우에는 FNT 전자주입 특성이 열화되기 시작하였다. 그리고, TiN박막의 두께가 150 으로 얇아질 경우에는 WF6/SiH4의 가스비가 5:10인 경우에서도 소자 특성이 열화되기 시작하였다. W/TiN 복층 게이트 MOS 캐패시터를 제작하여 전기적인 특성 분석결과, 순수 텅스텐 게이트 소자의 큰 저전계 누설 전류 특성을 해결할 수 있었으며, 불소확산에 영향을 주는 조건이 WF6/SiH4의 가스비에 크게 의존됨을 알 수 있었다. TiN 박막의 증착 공정이 최적화 될 경우, 0.1$\mu\textrm{m}$이하의 초미세소자용 게이트 전극으로서 텅스텐의 사용이 가능할 것으로 보여진다.

• Proceedings of the KIEE Conference
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• 2006.11a
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• pp.108-110
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• 2006

계량기의 시장이 독점 시장에서 자유 시장으로 천이 되면서 시장은 계량기의 상호운용능력과 계량기의 지능, 관리능력 그리고 보안등의 부가적인 기능들을 요구 하게 되었다. 이러한 시장의 요구에 맞추어 DLMS 프로토콜을 표준으로 하고 COSEM 오브젝트 모델링 기법을 사용하는 계량기 표준인 IEC 62056이 제정되었다. 본 논문에서는 IEC 62056에서 정의한 프로토콜 및 서비스에 적합한 DLMS/COSEM 계량기의 S/W 아키텍처 및 그 설계 방법을 제안한다. 계량기 S/W는 크게 MCS와 MOM으로 구성되며, MCS는 계량기의 모델링 스크립트로 COSEM 오브젝트와 계량기의 구체적인 기능을 명시하고, MOM은 MCS를 읽어 계량기를 구동 시키는 모듈로 MCS에서 선언된 기능 및 동작을 해석하여 계량기를 전기, 가스, 수도 등의 기능을 갖는 계량기로 동작시키는 역할을 한다.

• 제어로봇시스템학회:학술대회논문집
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• 1993.10a
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• pp.685-691
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• 1993

This paper introduces a PC-based image data processing unit that is composed of preprocessor board and main processor board; The preprocessor contains Inmos A110 processor and efficient H/W architecture for fast mask/logic operations at the speed of video signal rate. It is controlled by the main processor which communicates with the host PC. The main processor board contains TI TMS320C31 digital signal processor, and can access the frame memory of the processor for extra S/W tasks. We test 3*3, 5*5 masks and logic operations on 386/486/DSP and compare the result with that of the proposed unit. The result shows ours are extremely faster than conventional CPU based approach, that is, over several hundred times faster than even DSP.

• Journal of the Korean Ceramic Society
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• v.30 no.1
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• pp.1-6
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• 1993

Dielectric and piezoelectric porperties of pseudoternary xPb(Al2/3W1/3)O3-(1-x)Pb(Zr0.52Ti0.48)O3 (x=1~10mol%) ceramic system have been investigated as a function of the amount of PAW[Pb(Al2/3W1/3)O3] and sintered from 110$0^{\circ}C$ to 120$0^{\circ}C$ for 1hr. As the amount of PAW increases, the c/a of tetragonal structure decreases. The grain size was reduced with increasing the amount of PAW addition. However, the density, dielectric constant and electromechanical coupling factor(kp) exhibited a maximum value at the amount of 5mol% PAW addition.

• Journal of the Korean Vacuum Society
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• v.4 no.4
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• pp.358-366
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• 1995

W(210)면의 질소 흡착에 의한 일함수의 변화, heat of desorption 및 흡착 site에 대하여 조사하였다. 텅스텐(210)면에 질소가 흡착될 때 흡착율에 따라 일함수는 증가하다가 최대 변화량 0.29eV에서 포화되었다. TDS결과로부터 이 면은 진소에 대하여 적어도 3개의 흡착 site가 있음을 알았고 high dose에서 흡착되는 $\beta$1 state까지 포함하면 모두 4개의 흡착 site 가 있으며 이 흡착 site들 중 $\alpha$1 state를 제외하고는 모두 일함수를 증가시키는 site임을 알았다. 질소는 W(210)면의 step((100)면)과 terrace((110)면)의 중 step에 흡착되고 독립된, 즉 무한히 큰 W(100)면의 $\alpha$1, $\alpha$2, 그리고 $\beta$2 state에 대응되는 흡착 site에 흡착된 질소의 dipole moment의 방향은 W(210)면의 step((100)면의 일부)의 $\alpha$1, $\alpha$2, 그리고 $\beta$2 state에 대응되는 흡착 site에 흡착된 질소의 dipole moment의 방향과 반대방향임을 알았다.

• Proceedings of the KIPE Conference
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• 2020.08a
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• pp.257-258
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• 2020

본 논문에서는 고효율·고전력밀도를 위하여 WBG소자를 적용한 3kW 전기자동차용 LDC를 제안한다. SiC소자에 250kHz의 스위칭 주파수를 적용하였으며, 65℃의 냉각수 온도를 기준으로 모든 소자가 110℃ 이하로 온도관리가 될 수 있도록 냉각기를 설계하였다. 또한 센터탭 구조와 전류 더블러 구조 플라나 변압기의 단면적 비교를 통해 전류 더블러 정류기가 토폴로지로 선정되었다. Low Profile을 위하여 통합형 커스터마이징 플라나 코어 및 PCB 레이어를 설계·제작하였고 3kW 1차시 작품으로부터 96.36%의 효율과 3.68kW/L의 전력밀도를 달성하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.1
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• pp.110-116
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• 2016

This paper describes 1.2-V 5-Gb/s scalable low voltage signaling(SLVS) differential transmitter(TX) with a digital impedance calibration and equalizer. The proposed transmitter consists of a phase-locked loop(PLL) with 4-phase output clock, a 4-to-1 serializer, a regulator, an output driver, and an equalizer driver for improvement of the signal integrity. A pseudo random bit sequence generator is implemented for a built-in self-test. The proposed SLVS transmitter provides the output differential swing level from 80mV to 500mV. The proposed SLVS transmitter is implemented by using a 65-nm CMOS with a 1.2-V supply. The measured peak-to-peak time jitter of the implemented SLVS TX is about 46.67 ps at the data rate of 5Gb/s. Its power consumption is 1.88 mW/Gb/s.