• 정보학연구
• /
• 제3권1호
• /
• pp.29-36
• /
• 2000

Viterbi 디코더는 위성 과 이동 통신에서 많이 사용되고 있는 오류 정정 부호화 방법인 길쌈 부호기에 대한 디코더로서 사용되고 있으며 디코딩 알고리즘으로 최대 유사 디코딩 방법을 사용하고 있다. 본 논문에서는 길쌈부호화기에 대한 구속장 K=7 이며, 3-비트 연성 판정 및 역추적 길이 ${\Gamma}=96$ 인 Viterbi 디코더를 VHDL을 이용하여 설계하였다. 또한 survivor memory 내에 4비트 선행 역추적 알고리즘을 적용함으로써 설계된 디코더의 하드웨어 사이즈를 감소 시켰다.

• 한국음향학회:학술대회논문집
• /
• 한국음향학회 1999년도 학술발표대회 논문집 제18권 1호
• /
• pp.339-342
• /
• 1999

무선 환경에서는 한정된 주파수 자원과 소비전력을 고려하여 시스템을 설계하여야 한다. 이와 같은 조건을 만족하는 모뎀기술이 Trellis Coded Modulation(TCM) 방식이다. TCM의 복호 알고리즘으로는 확률적인 최적의 경로추적 알고리즘인 Viterbi 복호 알고리즘을 적용한다. 본 논문에서는 오디오 데이타의 무선전송을 위한 무선모뎀시스템의 수신단에 필요한 Viterbi 디코더를 설계하였다. 설계된 Viterbi 디코더는 고음질의 2채널 무선 오디오 신호(705,6kbps) 처리를 목적으로 하였다. 수신된 데이터에 8-level soft decision을 적용하였다. ACS(Add Compare Select)부와 TB(Traceback) 메모리 블럭은 데이터의 고속처리를 위해 병렬로 설계하였고, traceback depth는 50으로 하였다, 시뮬레이션 결과 설계된 Viterbi 디코더는 1bit, 2bit 등 랜덤하게 발생하는 에러에 대해 정정 능력이 우수하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
• /
• pp.196-198
• /
• 2007

A circuit design technique to reduce the propagation time is proposed for the analog parallel processing-based Viterbi decoder. The analog Viterbi decoder implements the function of the conventional digital Viterbi decoder utilizing the analog parallel processing circuit technology. The decoder is for the PR(1.2,2.1) signal of DVD. The benefits are low power consumption and less silicon occupation. In this paper, a propagation time reduction technique is proposed by minimizing the parasitic capacitance components in the layout design of the analog Viterbi decoder. The propagation time reduction effect of the proposed technique has been shown via HSPICE simulation.

• 한국정보통신학회논문지
• /
• 제9권3호
• /
• pp.587-594
• /
• 2005

본 논문에서는 시분할 방식을 확장하여 윈도를 통해 비터비 복호화 되는 단위를 다중으로 버퍼링하고 병렬적으로 처리하는 비터비 복호화기를 구현한다. 연속적으로 입력되는 신호를 복호화 길이의 배수로 버퍼링한 후 이를 고속의 비터비 복호화기 셀을 이용하여 병렬적으로 복호화를 수행한다. 비터비 복호화기 셀의 사용수에 비례하여 데이터 출력율을 얻을 수 있는데 입력 버퍼의 프로그래밍 및 수정에 따라서 이러한 동작을 만족시킬 수 있다. 구현된 비터비 복호화기 셀은 해밍 거리 계산을 위한 HD 블록, 각 상태의 계산을 위한 CM 블록, 비교를 위한 CS 블록, 그리고 trace-back을 위한 TB 블록 및 LIFO 등으로 구성된다. 비터비 복호화기 셀은 ALTERA의 APEX20KC EP20K600CB652-7 FPGA에서 $1\%(351;cell)$의 LAB(Logic a..ay block)를 사용하여 최대 139MHz에서 안정적으로 동작할 수 있었다. 또한 비터비 복호화기 셀과 입출력 버퍼링을 위한 회로를 포함한 전체 비터비 복호화기는 약 $23\%$의 자원을 사용하면서 최대 1Gbps의 데이터 출력율을 가질 수 있도록 설계하였다.

• 전기전자학회논문지
• /
• 제24권3호
• /
• pp.838-844
• /
• 2020

본 논문에서는 검출과 복호가 결합된 효율적인 비터비 알고리즘 (joint Viterbi detection and decoding (JVDD))의 저복잡도 하드웨어 설계 및 구현 결과를 제시한다. 길쌈부호화된 GMSK 신호가 BLE 5.0 표준으로 채택 되어있으므로 검출과 복호를 위해 두개의 비터비 프로세서가 필요하다. 그러나, 제안된 JVDD 알고리즘은 GMSK에 의해서 유발된 심볼간의 간섭정보(ISI : inter-symbol interference)가 반영된 가지 메트릭 (branch metric)을 사용하여 단지 하나의 비터비 만을 사용하여도 검출과 복호 수행이 가능하며, 성능 저하 없이 복잡도 감소가 가능하다. JVDD 알고리즘을 적용한 BLE 비터비 복호기의 하드웨어 구현을 위해 효율적인 구조 설계가 수행되었다. 제안된 구조는 1 클럭 사이클 동안 복호를 완료할 수 있기 때문에 저지연 및 저면적 구현이 가능하다. 제안된 비터비 복호기는 Verilog-HDL을 이용하여 RTL 설계되었고, GF 55nm 공정을 활용하여 논리합성 및 구현되었다. 합성결과 12K 게이트 수를 포함하였으며 메모리 유닛 및 초기 지연시간은 MSE (modified state exchange) 대비 33% 감소 가능함을 확인하였다.

• 한국통신학회논문지
• /
• 제19권4호
• /
• pp.712-720
• /
• 1994

디지털 이동 통신 시스템에서, 길쌈부호는 최적 에러정정기법이라 생각된다. 최근 디지털 이동 통신의 부호정정을 위하여 Viterbi 알고리즘은 길쌈부호의 부호화를 위해 가장 널리 사용된다. Viterbi 디코더의 하드웨어 설계를 위하 많은 방법들이 대부분 부호기의 부호율 R=1/2 또는 2/3인 메모리 소자수가 적고 부호 구속장이 짧은 것으로 제안되었다. 본 논문에서는, 지연 메모리 기억소자인 m=6의 부호율 R=1/2 K=1/2, K=7(171,133) 길쌈부호기를 위한 설계방식을 고려하였다. Viterbi 알고리즘에 상태천이 이중검색 방식을 이용한 새로운 기법을 제안하였다. 그리고 회로설계는 랜덤 2비트 에러 정정 복원할 수 있도록 하였다. 시뮬레이션 결과, 제안된 Viterbi 디코더는 1비트와 2비트 에러신호에 대하여 정확하게 정정하였다.

• 디지털융복합연구
• /
• 제20권1호
• /
• pp.185-190
• /
• 2022

Bluetooth는 다양한 소비자 전자 장치 간의 연결 매체로 널리 사용되는 공통 무선 기술이다. Bluetooth 수신기는 주로 신호 대 잡음비 성능 개선을 위해 일반적으로 Viterbi 알고리즘을 채택하지만 전송단에서의 irrational modulation index(무리수 변조 지수)로 수신단의 지속적인 탐색 및 추정이 필요하며 이를 위한 복잡한 하드웨어와 계산을 요구한다. 본 논문에서는 이러한 복잡도 문제를 해결하기 위해 비동기 최대 우도 추정(MLE, Maximum-likelihood Estimation) 기반 8-state Viterbi FSM을 제안한다. 본 논문에서 제안한 최적의 Viterbi FSM은 전송단에서의 변조 지수에 대한 사전 정보 및 추정이 필요 없으며 GFSK(Gaussian Frequency Shift Keying) 심볼 검출이 가능하다. 제안한 알고리즘에 대한 성능은 HV1/HV2 패킷을 사용하여 평가하였으며, 시뮬레이션 결과는 DD(Decision Direct)와 같은 이상적인 접근 방식과 비교하여 10^-3 BER에서 약 2dB 성능 향상을 보여주었다.

• 한국정보통신학회논문지
• /
• 제5권1호
• /
• pp.61-66
• /
• 2001

다중 반송파방식 무선 LAN에서는 오류정정을 위해 구속장(constraint length : K)이 7인 64-state 길쌈부호를 사용하며, 복호기로 비터비 복호기를 사용한다. 비터비 복호기의 동작속도로는 24 Mbps의 입력 데이터에 대해 12MHz 이상의 처리속도를 가져야한다. 이와 같이 고속의 비터비 부호기를 설계하기 위해서는 일반적으로 32조의 병렬 나비구조 ACS를 갖도록 한다. 병렬 나비구조 ACS를 갖는 비터비 복호기를 설계할 경우 단일 ACS 구조에 비해 상태 메트릭 메모리(state-metric memory), 역추적 메모리(trace back memory)를 관리하는 복잡한 제어회로가 필요하지 않다. 그러나 많은 ACS을 사용함으로 하드웨어의 복잡도가 증가하게 된다. 이에 대해, 본 연구에서는 모든 상태에서 코드워드를 발생시키는 별개의 회로를 단순한 연산으로 대체하며, ACS 기능을 위해 고속 저 전력 시스템에 용이한 새로운 가지값(branch metric)계산방법을 개발하여 적용한다. 그리고 역추적 과정 시 고속 저 전력동작을 위해 one-pointer방법을 채용하여 전체적으로 저 전력 비터비 복호기를 설계한다.

• 한국통신학회논문지
• /
• 제29권3A호
• /
• pp.337-346
• /
• 2004

천공 부호를 지원하는 비터비 복호기는 하드웨어 복잡도를 유지하는 선에서 부호율을 효율적으로 높일 수 있지만 충분한 BER 성능을 얻기 위해 복호 지연 시간이 길어지고 생존자 메모리의 크기가 늘어나는 단점이 있다. 본 논문은 비터비 복호기의 메모리 소요량을 줄이는 파이프라인화 된 순방향 추적기를 포함하는 생존자 경로 계산기를 제안한다. 제안된 생존자 경로 계산기는 역추적에 필요한 초기 복호 지연을 없애고, 경로 계산을 위한 순방향 추적 과정을 가속함으로써 생존자 메모리의 사용량을 감소시킨다. 실험 결과, 제안된 비터비 복호기의 생존자 계산기는 기존의 혼성 생존자 경로 계산기에 비해 약 16％ 면적이 감소함을 확인하였다.

• 전자공학회논문지
• /
• 제51권7호
• /
• pp.251-257
• /
• 2014

비터비는 상관성이 없는 노이즈 환경 하에서 이산 유한 상태 기계(FSM)의 상태 변이를 추정하는데 사용되는 알고리듬이다. 본 논문에서는 FSM의 상태를 추정하기 위해 해밍 네트워크를 변형하여 상태 병렬 및 블록 병렬 처리 비터비 복호기를 제안한다. 제안된 mHN(modified Hamming Network)는 길쌈 부호를 복호함으로써 기존의 비터비 복호기와 같은 동작을 수행한다. 제안된 비터비 복호기은 기존의 비터비 복호기보다 약 10% 낮은 복잡도를 제공하며, 40%의 수행시간을 단축시킬 수 있다.