• 한국통신학회논문지
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• 제22권4호
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• pp.648-661
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• 1997

This paper presents a new method for post-processing of coded images based upon the low-pass filtering followed by the projection onto the NQCS (narrow quantization constraint set). We also investigate how the proposed method works on JPEG-coded real images. The starting point of the QCS-based post-processing techniques is the centroid of the QCS, where the original image belongs. The low-pass filtering followed by the projection onto the QCS makes the images lie on the boundary of the QCS. It is likely that, however, the original image is inside the QCS. Hence projection onto the NQCS gives a lower MSE (mean square error) than does the projection onto the QCS. Simulation results show that setting the narrowing coefficients of the NQCS to be 0.2 yields the best performance in most cases. Even though the JPEG-coded image is low-pass filtered and projected onto the NQCS repeatedly, there is no guarantee that the resultant image has a lower MSE and goes closer to the original image. Thus only one iteration is sufficient for the post-processing of the coded images. This is interesting because the main drawback of the iterative post-processing techniques is the heavy computational burden. The single iteration method reduces the computational burden and gives us an easy way to implement the real time VLSI post-processor.

• 정보보호학회논문지
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• 제12권2호
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• pp.53-64
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• 2002

This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm, "Rijndael". An iterative looping architecture using a single round block is adopted to minimize the hardware required. To achieve high throughput rate, a sub-pipeline stage is added by dividing the round function into two blocks, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. The round block is implemented using 32-bit data path, so each sub-pipeline stage is executed for four clock cycles. The S-box, which is the dominant element of the round block in terms of required hardware resources, is designed using arithmetic circuit computing multiplicative inverse in GF($2^8$) rather than look-up table method, so that encryption and decryption can share the S-boxes. The round keys are generated by on-the-fly key scheduler. The crypto-processor designed in Verilog-HDL and synthesized using 0.25-$\mu\textrm{m}$ CMOS cell library consists of about 23,000 gates. Simulation results show that the critical path delay is about 8-ns and it can operate up to 120-MHz clock Sequency at 2.5-V supply. The designed core was verified using Xilinx FPGA board and test system.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.35-42
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• 2005

본 논문에서는 전력소모 감소 및 강건성 (robustness) 향상을 위한 새로운 구조의 플립-플롭을 제안한다. 가변 샘플링 윈도우 플립-플롭(Variable sampling window flip-flop, VSWFF)은 입력 데이터에 따라 샘플링 윈도우의 폭을 변화시켜 강인한 데이터-래치 동작을 제공할 뿐 아니라 더욱 짧은 hold time을 갖는다. 또한, 이 플립-플롭은 입력 스위칭 행위(input switching activity)가 큰 경우에 기존의 저전력 플립-플롭보다 내부 전력소모를 감소시킬 수 있다. 클럭 진폭 감쇄형 가변 샘플링 윈도우 플립-플롭(Clock swing-reduced variable sampling window flip-flop, CSR-VSWFF)은 작은 스윙 폭의 클럭을 사용함으로써 클럭분배망(clock distribution network)의 전력소모를 감소시킬 수 있다. 기존의 클럭 진폭 감쇄형 플립-플롭(Reduced clock swing flip-flop, RCSFF)과 달리, 제안된 플립-플롭은 공급전압만으로 동작하므로 고전압의 발생 및 분배로 인한 설계 상의 비용증가를 제거한다. 시뮬레이션 결과, 기존의 플립-플롭과 비교하여 더욱 좁은 샘플링 윈도우에서도 불변의 지연값(latency) 을 유지하고 전력-지연 곱(power-delay product, PDP)이 개선됨을 확인하였다. 제안된 플립-플롭의 성능을 평가하기 위하여 $0.3\mu m$ CMOS 공정기술을 이용하여 테스트 칩을 설계하였으며, 실험 결과, VSWFF는 입력 스위칭 행위가 최대일 때 전력소모가 감소하며 CSR-YSWFF를 이용하여 설계된 동기 카운터는 부가 고전압의 사용 없이 전력소모가 감소됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.85-96
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• 2000

Fully Differential 연산 증폭기 회로는 SCF(Switched Capacitor Filter), D/A 컴버터, A/D 컨버터, 통신 회로 등의 VLSI 설계시 외부 부하 구동에 필수적이다. 기존의 CMOS 연산 증폭기 회로는 CMOS 기술에 따른 여러 가지 단점을 갖는데 우선 큰 부하 용량에 대한 구동 능력이 양호하지 못하고, 집적도의 증가에 따른 전원 전압의 감소로 인해 입출력 전압의 동작 특성이 저하되어 전체 회로의 동특성 법위가 감소된다. 이러한 단잠들을 개선하기 위하여 출력부의 출력 스윙을 늘릴 수 있는 차동 출력 구조를 사용한 회로가 Fully Differential 연산 증폭기 회로이며, 단일 출력 구조의 연산 증폭기 보다 스윙 폭이 향상된다. Fully Differential 연산 증폭기의 구성에서 전류 미러가 그 성능을 결정하며, 따라서 큰 출력 스윙과 안정된 회로 동작을 위해서는 출력 저항이 크고, 기준 전류와의 정합이 잘 되는 전류 미러의 설계가 중요하다. 본 논문에서는 큰 출력 저항과 기준 전류와의 정합 특성이 우수한 새로운 전류 미러를 제시하였다. 출력 스윙을 키우고 전력 소모를 줄이기 위해 새로운 전류 미러를 사용하여 2단 증폭 형태의 Fully Differential 연산 증폭기를 설계하였으며, 설계한 증폭기는 레이아웃으로 구현하여 시뮬레이션 프로그램(SPICE3f)을 통하여 성능을 검증하였다.

• 한국정보통신학회논문지
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• 제16권1호
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• pp.133-142
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• 2012

본 논문에서는 홀로그램의 기본 원리인 빛의 간섭현상을 수학적 연산을 통하여 획득하는 컴퓨터 생성 홀로그램의 고속 알고리즘을 제안하고, 이를 하드웨어로 구현한다. 컴퓨터 생성 홀로그램을 고속화하기 위하여 연산 식을 변형하여 병렬 연산이 가능하도록 하며, 이를 두 종류의 (초기 연산 셀과 추가 연산 셀) 구조로 하드웨어를 구현한다. 병렬 연산 알고리즘은 홀로그램의 화소 맨 좌측 열의 값만 연산한 후 나머지 열의 화소 값은 모두 동시에 구할 수 있는 알고리즘으로, 초기 연산 셀은 화소 맨 좌측 값을 연산하고, 나머지 열의 값은 추가 연산 셀로 연산하는 방법이다. 최대 동작 주파수는 약 215MHz이었으며, 이 동작 주파수를 기준으로 기존의 방법들 중 가장 우수한 성능을 보이는 방법과 동일하게 환경을 설정하여 실험을 수행하였다. 그 결과 초당 62.9 CGH 프레임을 연산하는 기존의 방법에 비해 제안한 방법은 초당 81.75 CGH 프레임을 연산하여 약 1.3배의 속도가 향상됨을 확인하였다.

• 전자공학회논문지C
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• 제36C권8호
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• pp.35-45
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• 1999

본 논문에서는 $GF(p^m)$상에서 두 다항식의 가산 및 승산 알고리즘을 제시하였고, 가산 및 승산 알고리즘을 수행하는 전류 모드 CMOS에 의한 $GF(4^3)$상의 직렬 입력-병렬 출력 모듈 구조의 4치 연산기를 구현하였다. 제시된 전류 모드 CMOS 4치 연산기는 가산/승산 선택 회로, mod(4) 승산 연산 회로, mod(4) 가산 연산 회로를 2개 연결하여 구성한 MOD 연산회로, mod(4) 승산 연산 회로와 동일하게 동작하는 원시 기약 다항식 연산 회로에 의해 구현하였으며, PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시된 회로들의 시뮬레이션은 $2{\mu}m$ CMOS 기술을 이용하고, 단위 전류를 $15{\mu}A$로 하였으며, VDD 전압은 3.3V을 사용하였다. 본 논문에서 제시한 전류 모드 CMOS의 4치 연산기는 회선 경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며, 특히 차수 m이 증가하는 유한체상의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.

• 한국정밀공학회지
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• 제28권1호
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• pp.19-23
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• 2011

Recently, focused ion beam (FIB) applications have been investigated for the modification of VLSI circuit, the MEMS processing, and the localized ion doping, A multi aperture FIB system has been introduced as the demands of FIB applications for high speed and large area processing increase. A liquid metal ion source has problems, a large angular divergence and a metal contamination into a substrate. In this study, a gas ion source was introduced to replace a liquid metal ion source. The gas ion source generated inductively coupled plasma (ICP) in a quartz tube (diameter: 45 mm). Ar gas fed into the quartz was ionized by a 2 turned radio frequency antenna. The Ar ions were extracted by 2 extraction grids. The maximum extraction voltage was 10 kV. A numerical simulation was used to optimize the design of extraction grids and to predict an ion trajectory. As a result, the maximum ion current density was 38 $mA/cm^2$ and the spread of ion energy was 1.6 % for the extraction voltage.

• Transactions on Electrical and Electronic Materials
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• 제17권2호
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• pp.92-97
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• 2016

This paper presents design and simulation of wide band RF microswitch that uses electrostatic actuation for its operation. RF MEMS devices exhibit superior high frequency performance in comparison to conventional devices. Similar techniques that are used in Very Large Scale Integration (VLSI) can be employed to design and fabricate MEMS devices and traditional batch-processing methods can be used for its manufacturing. The proposed switch presents a novel design approach to handle reliability concerns in MEMS switches like dielectric charging effect, micro welding and stiction. The shape has been optimized at actuation voltage of 14-16 V. The switch has an improved restoring force of 20.8 μN. The design of the proposed switch is very elemental and primarily composed of electrostatic actuator, a bridge membrane and coplanar waveguide which are suspended over the substrate. The simple design of the switch makes it easy for fabrication. Typical insertion and isolation of the switch at 1 GHz is -0.03 dB and -71 dB and at 85 GHz it is -0.24 dB and -29.8 dB respectively. The isolation remains more than - 20 db even after 120 GHz. To our knowledge this is the first demonstration of a metal contact switch that shows such a high and sustained isolation and performance at W-band frequencies with an excellent figure-of merit (fc=1/2.pi.Ron.Cu =1,900 GHz). This figure of merit is significantly greater than electronic switching devices. The switch would find extensive application in wideband operations and areas where reliability is a major concern.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.10-17
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• 2011

휴대용 전자 기기 수요가 증가하면서 저전력 회로에 대한 관심이 커지고 있다. 이와 더불어 프로세서 데이터 패스의 폭이 넓어지고, 파이프라인의 단계가 많아짐에 따라, 사용되는 플립플롭의 수가 증가하였다. 그로 인해 플립플롭의 전력 소모 및 성능이 전체 시스템에 미치는 영향이 커졌다. 또한, 반도체 공정 스케일이 점점 줄면서, 공급 전압과 문턱 전압이 감소되었고 이로 인해 노이즈가 회로에 미치는 영향이 커지고 있다. 본 논문에서는 노이즈 면역을 향상시키면서도 저전력 시스템에 사용할 수 있는 플립플롭을 제안하고자 한다. 제안한 회로는 1.2V에서 동작하는 65nm CMOS 공정으로 구현하였다.

• 인터넷정보학회논문지
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• 제3권3호
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• pp.87-93
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• 2002

복잡한 통신망과 병렬컴퓨터에서는 효율적인 상호 연결을 위해 스위치가 중요한 영향을 미친다. 이 스위치는 라우팅 정보에 따라서 입력포트와 출력포트 사이에 연결을 해주는 역할을 하게 된다. 따라서 스위치에 성능을 향상시키는 것은 중요한 일이다. 본 논문에서 제안한 스위치는 컴퓨터 시뮬레이션 결과 입력버퍼형 보다 최대처리율이 11%이상 향상되었고, 다른 반얀형 스위치들에 비하여 성능과 하드웨어 양을 비교하여 볼 때 좋은 결과를 얻었다. 따라서 이 스위치는 VLSI 칩으로 구현될 경우 초고속 ATM-LAN 과 병렬컴퓨터를 개발하는데 유용하게 활용될 수 있을 것이다. 제안된 반얀형 스위치는 MAX$＋^+$PLUSII, VHDL을 이용하여 설계 및 검증을 하고 시뮬레이션을 하였다