• 전자공학회논문지S
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• 제35S권9호
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• pp.78-85
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• 1998

본 논문에서는 캠코더용 디지털 영상 확대 시스템의 VLSI 구현 기술을 제안한다. 제안된 VLSI는 입력 신호로써 시스템 클럭(CLK), 수직 동기 신호(VD), 수평 동기 신호(HD), 블랭크(BLK), 필드 신호(FLD)등을 사용하여 출력으로 최대 256배까지, 256단계의 다양한 배율로 확대된 영상을 구현할 수 있다. 일반적으로 대부분의 캠코더는 앞서 언급한 입력 신호들을 CCD 구동 IC에서 발생시킨다. 본 논문에서 제안한 디지털 영상확대 VLSI는 줌 스텝의 변화에 따라서 256가지의 다양한 배율로 영상을 확대할 수 있으며, 응용 측면에 있어서는 거의 연속적인 단계의 확대를 수행할 수 있기 때문에, 디지털 캠코더에서 별도의 마이콤이나 범용 신호처리기 등과 같은 부가 회로 없이도 사용할 수 있다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2005년도 6th 2005 International Conference on Computers, Communications and System
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• pp.285-288
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• 2005

We propose a novel programmable miniature vision module based on a custom designed analog VLSI (aVLSI) chip. The vision module consists of the optical flow vision sensor embedded with commercial off-the-shelves digital hardware; in our case is the Intel XScale PXA270 processor enforced with a programmable gate array device. The aVLSI sensor provides gray-scale imager data as well as smooth optical flow estimates, thus each pixel gives a triplet of information that can be continuously read out as three independent images. The particular computational architecture of the custom designed sensor, which is fully parallel and also analog, allows for efficient real-time estimations of the smooth optical flow. The Intel XScale PXA270 controls the sensor read-out and furthermore allows, together with the programmable gate array, for additional higher level processing of the intensity image and optical flow data. It also provides the necessary standard interface such that the module can be easily programmed and integrated into different vision systems, or even form a complete stand-alone vision system itself. The low power consumption, small size and flexible interface of the proposed vision module suggests that it could be particularly well suited as a vision system in an autonomous robotics platform and especially well suited for educational projects in the robotic sciences.

• 대한전자공학회논문지SD
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• 제39권4호
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• pp.72-83
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• 2002

본 논문에서는 공급 전압을 순수하게 소프트웨어적으로 제어함으로서, 하드웨어 구현이 간단하고 전력 소모를 효과적으로 줄이며 복잡한 인터페이스 회로가 필요 없는 새로운 저전력 VLSI 시스템 아키텍처를 제안하였다. 제안된 아키텍처는 클록 주파수-공급 전압 특성을 순수하게 소프트웨어적으로만 모델링하고, 시스템상의 여러 칩들에 대해서 각각 독립적으로 공급 전압을 제어하고, 주 클록 주파수 f/sub CLK/의 1/n인 f/sub CLK/, f/sub CLK/2, f/sub CLK/3...만을 클록 주파수로 허용하였다. 또한, 제안된 저전력 VLSI 시스템 아키텍처의 프로토타입 시스템을 제작하고 전력 소모를 측정하였다. 프로토타입 시스템은 기존의 상용 마이크로프로세서 평가 보드를 약간 수정하여 레벨 쉬프터와 전안 스위치와 같은 간단한 개별 소자만을 덧붙여서 제작되었으며, 0.58W이던 전력 소모가 0.12W로 감소함을 확인할 수 있었다.

• 산업경영시스템학회지
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• 제22권53호
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• pp.111-120
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• 1999

The advent of very large scale integration(VLSI) has had a tremendous impact on the design of fault-tolerant circuits and systems. The increasing density, decreasing power consumption, and decreasing costs of integrated circuits, due in part to VLSI, have made it possible and practical to implement the redundancy approaches used in fault-tolerant computing. The purpose of this paper is to study the many aspects of designing fault-tolerant systems in a VLSI environment. First, we expound upon the opportunities and problems presented by VLSI technology. Second, we consider in detail the importance of design mistakes, common-mode failures, and transient faults in VLSI. Finally, we examine the techniques available to implement redundancy using VLSI and the promlems associated with these techniques.

• 정보와 통신
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• 제9권9호
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• pp.72-85
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• 1992

다수의 처리 장치가 실시간 실현에 필수적이라는 것이 많은 디지털 신호처리를 일정한 시간 내에 하기 위한 요구 조건이다. VLSI 기술이 발전함으로 많은 기능 장치로 구성된 컴퓨터 시스템을 설계하고, 실현하는 것이 가능하게 되었다. 일정한 시간내에 높은 처리 능력을 갖음으로서 디지털 신호처리에 응용할 수 있는 VLSI 구조를 연구하는데 데이터 통신의 요구량과 계산의 복잡성을 최소화 할 수 있는 알고리듬의 개발이 요구된다. 이 문제를 해결하는 방법으로 DLSI 시스템이나 적응 시스템을 모델로 하는 효과적인 알고리듬을 조사하고 , 이 알고리듬을 실현할 수 있는 VLSI구조와 연관된 멀티 프로세서 시스템을 개발하는데 본 연구의 목적이 있다. 본 연구에서는 실시간 2차원 신호처리를 할 수 있는 새로운 VLSI 구조를 제안했다. 이 VLSI 구조는 칩 내부에서 단일 처리 장치가 갖는 개념을 다수의 처리 장치를 사용하는 경우로 확장하였다. 이 VLSI 구조는 입력 데이타의 크기가 증가함에 따라서 복잡성과 입력당 계산의 수가 증가하지 않는다는 장점을 갖기 때문에 매우 큰 2차원 데이타를 실시간에 처리할 수 있다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1098-1100
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• 2005

The floorplanning problem is an essential design step in VLSI layout design and it is how to place rectangular modules as density as possible. And then, as the DSM advances, the VLSI chip becomes more congested even though more metal layers are used for routing. Usually, a VLSI chip includes several buses. As design increases in complexity, bus routing becomes a heavy task. To ease bus routing and avoid unnecessary iterations in physical design, we need to consider bus planning in early floorplanning stage. In this paper, we propose a floorplanning method for topological constraint consisting of bus constraint and memory constraint. The proposed algorithms based on Genetic Algorithm(GA) is adopted a sequence pair. For selection control, new objective functions are introduced for topological constraint. Studies on floor planning and cell placement have been reported as being applications of GA to the LSI layout problem. However, no studies have ever seen the effect of applying GA in consideration of topological constraint. Experimental results show improvement of bus and memory constraint.

• 기술혁신연구
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• 제9권1호
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• pp.37-75
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• 2001

Technological systems are defined as network(s) consisting of technological infrastructure, industrial organization, and institutional infrastructure. This paper reviews SEMATECH in the U.S. and VLSI Program in Korea as a technological system for semiconductor, which is an advanced technology. Several issues are addressed : how did they get started\ulcorner ; how have they been evolved\ulcorner ; how have the actors and institutions within the system interacted\ulcorner ; what role has the government played in that process\ulcorner Both systems were created by their government, respectively, and they have been evaluated as successful. However, while SEMATECH became complete eough in terms of technological infrastructure, industrial organization, and institutional infrastructure to generate sufficient increasing returns to develop in a self-reinforcing way, a series of VLSI program in Korea is still operated discontinuously under the government subsidy. SEMATECH is more flexible and stable than Korea's VLSI program in that the system has a centralized structure and has been managed and staffed by industry substantially. In addition, both cases show that a technological system may evolve having connections with foreign technological systems and local sub-systems beyond nations, regions and industries. Many other similarities, contrasts, and insights for technological policy from each country's experiences are presented.

• 대한전자공학회논문지
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• 제25권8호
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• pp.998-1009
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• 1988

A Hierarchical Circuit Extract Algotithm, which efficiently extract circuits from VLSI mask pattern information, is programmed. Quad-tree is used as a data structure which includes various CIF circuit elements and instances. This system is composed of CIF input routine, Quad-tree making routine, Transistor finding routine and Connection list making routine. This circuit extractor can extract circuit with hierarchical structure of circuit. This system is designed using YACC and LEX. By programming this algorithm with C language and adopting to various circuits, the effectiveness of this algorithm is showed.

• 대한전자공학회논문지
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• 제20권2호
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• pp.7-15
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• 1983

근년, 반도체 기술의 급격한 진보에 따라 고기능 논리회로의 VLSI화가 가능하게 되었다. 이에 따라 수치 처리의 고원화, 광대역 화상처리등을 위한 고기능 회로들의 전용 VLSI 칩의 설계가 연구되고 있으며, 여러 종류의 소프트웨어 패키지의 VLSI화가 가능하게 되었다. 본 논문에서는 계산기의 회귀분석용 범용 소프트웨어 패키지(BMD)를 하드웨어화하는 설계 수법을 제안하였다. 이것은 종래의 통계 처리를 소프트웨어에만 의존하기 때문에 처리 속도가 저하되는 것을 하드웨어화함으로써 개선하였다. 설계 알고리즘은 통계 수첩의 계산 특징을 살려 본 시스템을 구성한다. 그 결과 하드웨어화에 의하여 소프트웨어 패키지의 복잡성이 제거되고, 고속 처리함으로써 확률을 향상시켰다.

• 제어로봇시스템학회논문지
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• 제3권1호
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• pp.94-100
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• 1997

본 연구에서는 자동화된 VLSI 제조 시스템 환경에서의 로트 조정기 및 범용 셀 제어기의 구축에 필요한 새로운 소프트웨어 구조 및 프로토콜을 제시하였다. 반도체 제조 시스템의 운용 제어 활동은 로트 조정기와 범용 셀 제어기가 상호 협조적으로 통신하는 클라이언트/서버 구조로 모형화 되었으며, 로트 조정기는 하나 이상의 작업을 수행할 수 있는 범용 셀 제어기에 작업을 의뢰하는 클라이언트로서 작동된다. 반도체 제조 시스템의 운용 소프트웨어와 관련된 기존의 연구들이 개념적인 구조와 전략 만을 다루었던 것과는 달리, 본 연구에서는 생산 설비 뿐만 아니라 물류운반 장치의 제어를 위하여 상세한 수준에서의 설계가 제시되었다. 본 연구의 특징으로는 설비 구성, 로트 형태, 일정 계획 규칙 등의 변경에 대한 동적 재구성 가능성을 들 수 있다. 또한 제안된 설계는 상용화된 프로세스 통신 기능을 사용하여 구현이 용이하다.