• 정보처리학회논문지C
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• 제9C권1호
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• pp.65-72
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• 2002

본 논문에서는 ATM 기반 MPLS(Multi-Protocol Label Switch)망에서 라우터의 레이블 공간을 효율적으로 사용하여 망의 확장성을 높이기 위한 방안인 레이블 통합 기능이 탑재된 고속 Crossbar Switch론 구현한다. 차등서비스(Differentiated Service)와 레이블 통합 기능을 동시에 수행 할 수 있는 적합한 하드웨어 구조를 제안한다. 본 논문에서는 각 코어 LSR(Label Switch Router)의 출력버퍼에서 망 폭주 발생 가능성이 있을 시 EPD(Early Packet Discard) 알고리즘을 통한 적응적 폭주 제어 방법을 사용하므로써 네트워크 자원의 낭비론 막았으며, 제안한 VC(Virtual Channel)-merge 기법의 정당성을 입증하기 위하여 Non VC-merge 기법과의 비교 분석을 시뮬레이션을 통하여 수행하였다. 제안한 VC-merge가능한 스위치는 VHDL로 모델링하여 합성 설계하고, 삼성 0.5m SOG 공정으로 팁을 제작하였다.

• 한국정보통신학회논문지
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• 제5권4호
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• pp.791-797
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• 2001

본 논문에서는 고속 대용량 ATM교환기에 쓰이는 스위칭소자들 중 서로 관련 있는 두 종류의 칩을 MCM기술을 이용하여 하나의 칩으로 구현하고 그 기능을 검증하였다. MCM은 소형화와 이종간 소자의 결합이 주목적으로 개발된 기술로서 하나의 패키지 상에 다양한 칩들을 실장 함으로써 칩간 지연시간이 시스템 성능향상을 가져오며 고성능화와 소형화가 시스템 개발에 도움으로 주는 기술로 각광을 받고 있는 기술이다. 고속 대용량화를 위해 구현된 MCM 스위칭 칩의 기능 검증을 위하여 기존에 개발된 칩들의 VHDL코드를 가지고 시뮬레이션 모델을 생성하였고, 시뮬레이션을 통해 모델링된 패턴의 입출력 값을 얻었다. 칩 테스트 장비에 패턴 값을 입력하여 시뮬레이션 결과와 비교함으로써 동작성능을 평가하였다. 본 연구에서 실행된 시뮬레이션은 SUN 워크스테이션 상에서 Synopsys툴을 사용하였고, 칩의 기능 시험은 Trillium장비를 사용하였다. 본 연구를 통하여 시뮬레이션을 통해 얻은 결과와 시험장비를 통해 얻은 결과를 비교한 결과 처음에 목적한 패턴의 시험에 대한 기능들이 일치됨을 알았다.

• 한국통신학회논문지
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• 제30권6C호
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• pp.442-449
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• 2005

최근 터보 부호에 비해서 구현시 복잡하지 않고, 높은 부호화율에서 거의 샤논 이론에 접근하는 Turbo Product Code(TPC)에 대해 관심이 고조되고 있다. 본 논문에서는 초고속 통신 시스템에 적용하기 위한 고속 TPC 복호를 위한 세가지의 알고리즘을 제안하는 바이다. 첫째로, 기존의 Turbo Product code 복호기에서 row과 column을 직렬로 복호를 하지 않고 복호 구조가 병렬로 동작하는 Turbo Product code 복호기를 제안한다. 둘째로 반복 중지 알고리즘을 제안하고 마지막으로, P-Parallel 알고리즘을 통해 P rows와 P columns을 병렬로 처리하여 복호한다. 모의 실험을 한 결과 기존의 방식에 비해 복호 지연이 줄어들고 성능면에서 직렬 방식과 거의 비슷한 성능이 나타난다. 또한 고속알고리즘을 바탕으로 VHDL모델링을 하였으며, 이를 timing 시뮬레이션 하여 메모리 요구량 및 복호 속도 향상도를 분석하였다.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.45-52
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• 2005

시스톨릭 어레이는 동일한 기능을 가지는 계산처리들을 동일한 형태로 연결하여, 다수의 자료에 반복적인 계산을 하도록 만들어진 병렬처리기로써 개념적으로 산술 파이프라인과 밀접한 관계를 갖는다. 시스톨릭 어레이 셀 내의 연산에 대한 고성능처리는 시스톨릭 어레이의 중요한 특징이다. 본 논문에서는 시스톨릭 어레이 셀 내의 동시성 처리를 높이기 위해 셀 내의 연산 중에서는 큰 지연 시간을 가지는 셀 내의 연산자를 다시 규칙성을 가지는 시스톨릭 어레이로 구성하는 비트 수준 슈퍼 시스톨릭 어레이 구조를 제안하고, 그 예로 비트 수준 슈퍼 시스톨릭 FIR 필터에 대하여 기술한다. 먼저 정규순환방정식으로 표현된 알고리즘으로부터 워드 수준 시스톨릭 어레이를 유도한 후 유도된 워드 수준 시스톨릭 어레이를 슈퍼 시스톨릭 어레이로 변환한다. 위의 과정으로 유도된 비트 수준 슈퍼 시스톨릭 어레이를 RT 수준에서 VHDL로 모델링 하여 동작을 검증하였으며, Hynix에서 제공되는 $0.35{\mu}m$셀 라이브러리를 사용하여 합성하였다. 본 논문에서 제안하는 비트 수준 슈퍼 시스톨릭 어레이는 워드 수준 시스톨릭 어레이 디자인에 비해 면적은 물론 성능측면에서 이점을 가진다.

• 한국통신학회논문지
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• 제24권12A호
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• pp.2015-2024
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• 1999

디지털 통신 시스템의 기저대역 신호처리를 효율적으로 구현하기 위한 새로운 복소수 필터구조를 제안하고, 이를 적용하여 채널등화용 적응 결정귀환 등화기 (Adaptive Decision-Feedback Equalizer; ADFE) 칩셋을 설계하였다. 새로운 복소수 필터구조는 기존의 2의 보수 대신에 redundant binary (RB) 수치계를 적용한 효율적인 복소수 승산 및 누적연산을 바탕으로 한다. 제안된 방법을 적용하면, N-탭 복소수 필터는 2N개의 RB 승산기와 2N-2개의 RB 가산기로 구현되며, 필터 탭 당 Tm,RB＋Ta,RB (단, Tm,RB, Ta,RB는 각각 RB 승산기 및 가산기의 지해 고속동작이 가능하다. 제안된 방법을 적용하여 설계된 ADFE는 FFEM (Feed-Foreward Equalizer Module)과 DFEM (Decision-Feedback Equalizer Module)로 구성되며, 필요에 따라 필터 탭을 확장할 수 있도록 설계되었다. 2-탭 복소수 필터, LMS 계수갱신 회로 및 부가회로 등으로 구성되는 각 모듈은 COSSAP과 VHDL을 이용한 모델링 및 검증과정을 거쳐 0.8-㎛ SOG (Sea-Of-Gate) 셀 라이브러리를 사용하여 논리합성 되었으며, 26,000여개의 게이트로 구성된다.

• 한국정보과학회논문지:시스템및이론
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• 제29권1호
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• pp.42-56
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• 2002

WHDL이나 Verilog와 같은 기존의 하드웨어 기술 언어(Hardware Description Language)를 이용하여 비동기 마이크로세서를 모델링하고 시뮬레이션을 수행할수 있으나 핸드셰이크 프로토콜 (handshake protocol) 에 의해 동작하는 비동기 마이크로프로세서의 기술이 지나치게 복잡해진다. 결과적으 로 성능 평가 시간이 너무 길어져 상위 수준(system level)에서의 효과적인 설계 공간 탐색에 많은 어려움을 겪는다. 따라서 상위 수준에서 비동기적 특성인 핸드 셰이크 프로토콜을 쉽게 모델링하고 빠른시간 내에 효과적으로 시뮬레이션할수 있는 방법론과 도구가 필요하다. 이런 목적 하에 프로세서 모델링과 시 뮬레이션을 통하여 성능 평가를 수행할수 있는 자동화 도구 SLEDS(System Level Event Driven Simulator)를 개발하였다. 본 도구의 궁극적 목표는 프로세서를 구성하는 모듈들의 지연을 조절하여 (delay balancing)전체적으로 프로세서가 고성능을 얻을수 있도록 최적화 조건을 구하는 것이다. 이와 더불어 정의된 행위를 실제로 수행함으로써 예상한 결과와 실제 결과를 비교하여 설계가 제대로 되었는지 상위 수준에서의 검증을 목표로 한다.

• 대한전자공학회논문지SP
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• 제37권1호
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• pp.59-68
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• 2000

본 논문은 2차원 DWT 계산을 위한 효율적인 VLSI 구조를 제안한다 제안한 두 개의 구조는 $M{\times}N$ ($N{\times}M$) 블록 단위로 2 D DWT를 계산한다 각각의 블록에서 2 D DWT의 계산은 행 (열) 방향으로 동시에 계산한다 M은 필터 탭 수를 나타내고 N은 열 (행)을 나타낸다 그리고 행과 열 방향으로 1차원 DWT를 계산할 때 저주파와 고주파 성분을 하나의 구조에서 번갈아 계산하도록 하였다 그러므로 제안한 구조는 기존의 구조에 비해 부가적인 처리 유닛이 적게 필요하다 VHDL를 이용하여 모델링하고 시뮬레이션하여 제안한 구조가 정상적으로 동작함을 확인하였다.

• 정보학연구
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• 제3권2호
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• pp.39-47
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• 2000

영상처리분야는 많은 데이터를 포함하는 고화질의 동영상을 고속으로 전송하기 위하여 압축기법을 필수적으로 사용하고 있다. 동영상 정보의 압축기법 중에서 시간적 중복성을 제거하는데는 움직임 추정기법을 사용한다. 본 논문에서는 완전탐색 블록정합 움직임 추정기를 설계하는데 있어서 DCT DC 값을 이용하여 화면의 밝기를 판단하여 휘도 신호 8비트 모두를 사용하지 않고, 비트 플레인(bit Plane)을 이용하여 그 중에 3비트만 선택하는 비교선택기를 I-Picture에 적응적으로 적용하고, P와 B Picture에서도 같은 선택 비트를 사용하는 구조를 제안하였다. 이 제안된 구조를 기준블록 $8{\times}8$, 탐색영역 $23{\times}23$, $352{\times}288$ Grayscale 표준비디오영상에 C언어로 모델링하여 기존 완전탐색기법과 PSNR을 비교한 결과 사람의 시각으로 거의 구별할 수 없는 작은 차이가 나타남을 알 수 있었고, 이렇게 검증된 움직임 추정기를 VHDL으로 설계하였다. 합성한 결과 본 논문에서 제안한 방법이 크기에서 기존구조 I에서는 38.3%, 기존구조II에서는 30.7% 줄일 수 있었음을 보여주었고, 메모리에서 기존구조 I, II보다 31.3% 줄일 수 있었음을 보여주었다.