• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.05a
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• pp.747-750
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• 2008

JPEG(Joint Photographic Expert Group)은 손실 압축 기법을 사용하여 데이터 양을 20:1 이상으로 현저히 줄이면서도 원 영상과 거의 유사한 영상을 복원할 수 있도록 해주기 때문에, 요즘 디지털 카메라 및 휴대폰 등 영상을 저장할 매 대부분 Exif(Exchangeable image file format)로 JPEG 압축형식을 널리 사용하고 있다. 본 논문은 JPEG 베이스라인 모드로 압축되어진 영상의 디코딩 단계에서 필요한 비계층형 헤더를 파싱하는 모듈의 기능을 소프트웨어로 모델링하고 VHDL을 이용하여 회로를 합성하고 동작을 검증하였다. 설계 결과 Xilinx xc3s1000 fg676-4 환경에서 154.488MHz의 동작속도를 나타내었고, JPEG 디코더의 고속 데이터 처리에 적응 가능하다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10c
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• pp.626-628
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• 2006

본 논문에서는 Pipeline 기법을 이용한 고속 암호 프로세서의 설계 및 구현에 관하여 기술한다. 암호화를 위한 알고리듬은 DES 와 SEED를 사용하고 인증을 위한 알고리듬은 HMAC-SHA-1을 이용한다. 제안된 암호 프로세서는 VHDL을 사용하여 구조적 모델링을 행하였으며, Xilinx사의 ISE 6.2i 툴을 이용하여 논리 합성을 수행하였다. 설계 검증을 위해 Modelsim을 이용하여 타이밍 시뮬레이션을 수행하여, 설계된 시스템이 정확히 동작함을 확인하였다.

• Review of KIISC
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• v.16 no.3
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• pp.25-33
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• 2006

본 논문에서는 임베디드 시스템 온칩 적용을 위한 통합 보안 프로세서를 SIP(Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플랫폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm\times4.7mm)$ CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.05b
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• pp.1201-1204
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• 2003

현재는 IPv4의 주소 체계를 사용하여 많은 단말기들이 인터넷에 연결되고 있다. 32비트 주소 체계인 IPv4는 앞으로 유비쿼터스 환경에서 모든 단말기에 주소를 할당 할 수 없는 문제점을 가지고 있다. 이런 문제점을 해결하기 위해 새로운 주소 체계인 IPv6가 연구되고 있다. 현재의 주소 체계를 사용하고 있는 대부분의 단말기들과 IPv6의 주소 체계를 사용하는 단말기들을 직접 연결하는 것은 불가능하다. IPv4에서 IPv6의 주소 체계로 넘어가는 과도기적 단계에서 두 프로토콜 간외 상호 변환이 필요하다. 본 논문에서는 IPv4와 IPv6의 변환 기술인 SIIT(Stateless IP/ICMP Translator)를 하드웨어로 설계하기 위하여 VHDL로 모델링 하였으며 FPGA에서 검증하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.05b
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• pp.1205-1208
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• 2003

본 논문은 인터넷 보안 및 인증에 널리 사용되는 해쉬 알고리즘인 HAS-160을 하드웨어로 구현하였다. 구현을 위해서는 VHDL을 사용하여 모델링 하였으며 또한 단계연산에 필요한 연산들의 최적화된 스케줄링으로 동작속도를 증가 시켰다.

• The Journal of Information Technology
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• v.3 no.1
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• pp.61-72
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• 2000

In this paper, we propose a bit-sliced modular multiplication algorithm and a bit-sliced modular multiplier design meeting the increasing crypto-key size for RSA public key cryptosystem. The proposed bit-sliced modular multiplication algorithm was designed by modifying the Walter's algorithm. The bit-sliced modular multiplier is easy to expand to process large size operands, and can be immediately applied to RSA public key cryptosystem.

• Proceedings of the Korea Information Processing Society Conference
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• 2000.10a
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• pp.849-852
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• 2000

본 논문에서는 RSA 암호 시스템의 Montgomery 모듈러 곱셈 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, Hybrid 구조의 가산기를 사용한 고속 모듈러 곱셈 알고리듬의 설계에 관하여 기술한다. 기존 Montgomery 알고리듬에서는 부분합계산시 2번의 덧셈연산이 요구되지만 제안된 방법에서는 단지 1번의 덧셈 연산으로 부분 합을 계산할 수 있다. 또한 덧셈 연산 속도를 향상시키기 위하여 Hybrid 구조의 가산기를 제안한다. Hybrid 가산기는 기존의 CLA(Carry Look-ahad Adder)와 CSA(Carry Select Adder)알고리듬을 혼합한 구조를 기본으로 하고 있다. 제안된 고속 모듈러 곰셈기는 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 성능 분석을 위하여 Altera MAX+ PLUS II 상에서 타이밍 시뮬레이션을 수행하였고, 실험을 통하여 제안한 방법의 효율성을 입증하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.5B
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• pp.572-581
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• 2001

본 논문에서는 위성통신에서 강우감쇠에 따라 가변 부호화율을 적용시킬 수 있는 적응형 부호화 기법에 대한 연구를 하였다. 따라서, 3bit 연판정을 적용한 Viterbi 복호기를 이용하여 QPSK와 TC-8PSK 신호를 복호할 수 있는 pragmatic TCM과 LSB 부호화 알고리즘에 대해 여러 부호화율에서 성능분석을 하였다. 또한 구현을 위한 최적의 파라미터를 설정하여 부호화율 2/3를 가지는 pragmatic TCM을 VHDL 모델링 하였다. 구현결과 PLEX10KE100EQC208-1 CPLD 칩으로 구현 가능하였으며, 42.36 Mbps의 복호 속도를 가진다. 실제 ASIC 설계시 CPLD 속도보다 약 5∼6배의 고속화가 가능하므로, 200 MHz 트렌스 폰더를 갖는 Ka 대역 초고속 위성통신 시스템에서 강우 감쇠에 대처하기 위한 적응형 트렐리스 부호화방식에 적용할 수 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11b
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• pp.901-904
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• 2002

정보의 암호화와 인증, 디지털 서명등에 효율적인 공개키 암호 시스템의 주 연산은 모듈라 멱승 연산이며 이는 모듈라 곱셈의 연속적인 반복 수행으로 표현될 수 있다. 본 논문에서는 Montgomery 모듈라 곱셈 알고리즘을 사용하여 모듈라 곱셈을 효율적으로 수행하기 위한 모듈라 멱승 연산기를 구현하였으며 Montgomery 모듈라 곱셈시 발생하는 케리 진파 문제를 해결하기 위하여 CPA을 대신하는 CSA를 사용함으로써 멱승 연산시 발생하는 지연시간을 최소화시키는 결과가 얻어짐을 보였다. 본 논문에서는 Montgomery 모듈라 멱승 연산기 구현을 위하여 VHDL 구조적 모델링을 통하여 Synopsys사의 VSS와 Design analyzer를 이용한 논리 합성을 하였고 Mentor Graphics사 Model sim 및 Xilinx사 Design manager의 FPGA 시뮬레이션을 수행하여 성능을 검증 하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.05c
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• pp.1933-1936
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• 2003

최근 목소리를 이용하여 사용자를 인증하는 화자인증(speaker verification)에 대한 관심이 증가하고 있으며, 다양한 화자 인증방법 중에서 SVM을 적용한 방법이 다른 알고리즘에 비해 우수한 성능을 나타내고 있다. 그러나 SVM을 이용한 화자인증 방법은 복잡한 계산으로 인해 휴대폰 등 휴대기기에서 실시간 처리에 어려움이 있다. 본 논문에서는 SVM을 이용한 화자인증 알고리즘을 실시간으로 처리하기 위한 하드웨어 구조를 제안하였고, VHDL을 이용하여 모델링 후 실험한 결과를 분석하였으며 전체 시스템 구성에 대하여 설명하였다.