• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2003년도 춘계학술발표논문집 (상)
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• pp.23-26
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• 2003

본 논문은 웨이블릿 변환 과정을 통해서 분해한 영상을 Shapiro가 제안한 효율적인 영상 압축 방법인 EZW(Embedded Zerotree Wavelet)알고리즘을 하드웨어로 설계하였다. 이를 위한 하드웨어 구조를 제시하고 VHDL로 모델링 하여 FPGA를 통해 검증하였다.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.133-142
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• 2004

인터넷 트래픽의 급격한 증가에 따라, 새로운 멀티미디어 서비스의 요구를 수용하기 위해서 MPLS가 제안되었으며, MPLS는 QoS 를 보장하는 Differentiated Service를 제공하는 방향으로 진화되고 있다. 본 논문에서는 Diffserv를 지원하며, 고속의 스위칭이 가능한 MPLS 스위치의 구조를 제안한다. 트래픽 제어기는 분류, 측정, 기록 둥의 기능을 수행하도록 구성되었다. 스위치는 입력 큐잉 방식으로 QoS를 보장하도록 VOQ와 PHB별 큐를 확장한 방식이며, 이의 스케줄링 알고리즘으로는 Priority-iSLIP 알고리즘을 사용하였다. 제안한 구조는 NS-2 시뮬레이터로 모델링하여 검증하였고, VHDL을 이용하여 모델링하여 합성한 후, SYNOPSYS사의 VSS analyzer를 이용하여 그 타당성을 검증하였다. 또한 Apollo tool을 이용하여 layout을 수행하였다.

• 한국음향학회지
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• 제24권7호
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• pp.387-394
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• 2005

본 논문에서는 다채널 오디오 시스템의 스피커들을 직렬로 연결하기 위한 새로운 오디오 신호 전송 기법을 제시한다. 다채널 오디오 본체로부터의 아날로그 신호는 디지털 신호로 변환되고 신호 처리 과정을 거쳐서 직렬로 연결된 각 스피커에 전달된다. 여기서 신호 처리 과정은 오디오 신호의 특성을 고려한 데이터 압축과 전송을 위한 패킷 생성을 포함한다. 각 스피커는 전달된 패킷으로부터 해당하는 디지털 신호만을 검출하여 아날로그 신호로 다시 변환하여 음향을 재생한다. 제시된 모든 기능은 VHDL을 사용하여 모델링되었으며 FPGA 칩으로 구현하였고 실제 다채널 오디오 시스템에서 테스트하였다.

• 전자공학회논문지C
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• 제36C권2호
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• pp.46-53
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• 1999

본 논문에서는 HDTV 비디오 신호를 처리함에 있어 신호의 병목현상을 없애주고 신호의 원활한 처리를 위해 새로운 알고리듬을 적용하여 54MHz의 동작 주파수를 갖는 패커를 제안하였다. 또한 제안된 패커의 성능을 검증하기 위해 조합논리를 이용한 ROM 테이블 구조를 갖는 DCT 계수 부호화부를 함께 설계하므로써 DCT 계수 부호화부의 출력을 제안된 패커의 입력 데이타로 사용하였다. 본 논문에서 제안된 회로는 VHDL 코드를 이용하여 설계하였고 SYNOPSYS tool의 $0.65{\mu}m$ 공정을 이용한 모델링과 시뮬레이션을 수행하였다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.97-104
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• 2004

본 논문은 JPEG2000의 손실 압축 또는 무손실 압축에 사용되어지는 9-7/5-3 리프팅 DWT필터에 대한 효율적인 VLSI 구조를 제안한다. 제안된 구조는 리프팅 DWT 연산을 위해 내부 라인 메모리만을 사용하며, 내부 처리 유닛은 1개의 곱셈기와 1개의 덧셈기의 임계경로를 갖는다. 특히 본 논문에서는 처리유닛의 수를 감소하기 위해 1레벨의 열방향을 담당하는 필터로 하여금 2레벨 이상의 행방향과 열방향 연산 모두를 처리하도록 하였다. 결과적으로 제안된 구조는 기존의 구조에 비해 작은 하드웨어 크기를 갖는다. 제안된 리프팅 DWT구조는 RTL 수준에서 VHDL로 모델링되었으며, 기능 검증 후 Altera APEX 20K FPGA로 구현되었다.

• 한국통신학회논문지
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• 제29권1C호
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• pp.35-44
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• 2004

본 논문은 차세대 정지영상 압축방식인 JPEG2000 코덱의 엔트로피 코딩 알고리즘의 하드웨어적 구조를 제안하고, 설계하였다. 구현된 엔트로피 코더는 컨텍스트 기반의 산술부호화기로서 컨텍스트 추출부(CE)와 산술부호화기(AC)로 구성된다. CE는 각 코팅패스에서 코딩에 참여하지 않는 샘플은 skipping 함으로써 동작속도를 향상시켰으며, AC는 MQ coder에 기반을 둔 산술부호화기로서, 곱셈과 나눗셈 연산대신 단순 가감산과 shift 연산망을 이용하여 구조를 단순화하고 연산량을 줄임으로써 동작속도를 향상시켰다. 설계된 엔트로피 코더는 VHDL 모델링후 Xilinx FPGA technology를 이용하여 합성한 후 동작을 검증하였으며, 30MHz의 동작속도를 보인다.

• 한국정보처리학회논문지
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• 제5권1호
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• pp.119-127
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• 1998

본 논문에서는 한글 인쇄체 인식 시스템의 실시간 처리를 위하여 인식 프로세스중 시간이 많이 걸리는 한글 문자 유형 분류 및 자소 인식 단계를 고속 처리할 수 있는 다층구조 신경망을 VLSI 설계 하였으며, 신경망과 호스트 컴퓨터간의 인터페이스와 신경망 제어를 담당하는 코프로세서 구조를 제안하였다. 이를 VHDL 모델링 및 논리합성을 통하여 설계하여 시뮬레이션을 통하여 구조와 동작 및 성능을 검증하였다. 실험결과 제안한 신경망 coprocessor는 기존의 소프트웨어 구현 인식 시스템의 유형 분류 및 자소 인식률과 대등한 성능을 보인 반면 고속의 인식속도를 보였다.

• 한국콘텐츠학회논문지
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• 제6권11호
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• pp.225-234
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• 2006

본 논문에서는 콘텐츠 보호의 암호화를 위해 ECC, MD-5, AES를 통합한 보안 프로세서를 SIP (Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플렛폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm{\times}4.7mm$) CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.

• 전자공학회논문지CI
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• 제38권6호
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• pp.82-92
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• 2001

본 논문은 셀룰러 폰, PDA, 노트북 등과 같은 휴대 단말 시스템에서 내장형으로 사용될 수 있는 32비트 RISC 코어 구현에 대해서 기술하였다. RISC 코어는 ARM$\circled$V4 명령어 셋을 따르며 전형적인 5단 파이프 라인으로 동작한다. 또한 보다 향상된 코드 밀도를 위해 Thumb 코드를 지원하고, 파이프라인 레지스터의 동적 전력 관리 기법을 사용한다. RTL 수준에서 VHDL로 모델링된 코어는 ADS의 ARMulator와 비교 검증되었으며 평균 CPI는 1.44이다. 검증이 완료된 코어는 $0.6{\mu}m$ CMOS 1-poly 3-metal 셀라이브러리를 사용하여 합성 및 레이아웃되었으며 크기는 약 41,000 게이트이고, 예상 동작주파수는 45 MHz이다.

• 정보보호학회논문지
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• 제10권4호
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• pp.3-11
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• 2000

본 논문에서는 몽고메리 알고리즘을 사용하여 모듈러 곱셈을 빠르게 수행하는 선형 시스톨릭 어레이를 설계하고, 이 곱셈기와 LR 이진 제곱 곱셈 알고리즘을 사용하여 n 비트 메시지 블록에 대해 모듈러 지수 연산을 수행하는 지수 연산 프로세서를 설계한다 이 프로세서는 제어장치, 입출력 시프트 레지스터, 지수 연산 장치 등 3개의 영역으로 나 누어진다. 설계된 지수 연산 프로세서의 동작을 검증하기 위해 VHDL를 사용하여 모델링하고 MAX+PLUS II를 사용하여 시뮬레이션 한다. 메시지 블록의 길이 n=512일 때 설계된 지수 연산 프로세서의 지연 시간은 59.5ms이다. 설계된 모듈러 지수 연산 프로세서는 RSA 칩(chip)에 이용될 수 있을 것이다.