• The Journal of Information Technology
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• v.3 no.1
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• pp.61-72
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• 2000

In this paper, we propose a bit-sliced modular multiplication algorithm and a bit-sliced modular multiplier design meeting the increasing crypto-key size for RSA public key cryptosystem. The proposed bit-sliced modular multiplication algorithm was designed by modifying the Walter's algorithm. The bit-sliced modular multiplier is easy to expand to process large size operands, and can be immediately applied to RSA public key cryptosystem.

• Proceedings of the IEEK Conference
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• 1999.11a
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• pp.224-227
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• 1999

This paper presents a design of the real-time preprocessor for CMOS image sensor suitable to the digital camera applications. CMOS image sensor offers some advantages in on-chip integration, system power reduction, and low cost. However, it has a lower-quality image than CCDs. We describe an image enhancement algorithm, which includes color interpolation, color correction, gamma correction, sharpening, and automatic exposure control, to compensate for this disadvantage, and present its efficient hardware architecture to implement on the real-time processor. The presented real-time preprocessor was designed using VHDL, and it contains about 19.2K logic gates. We also implement our system on FPGA chips in order to provide the real-time adjustment and it was successfully tested.

• Proceedings of the IEEK Conference
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• 2003.07a
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• pp.549-552
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• 2003

In this paper, an efficient architecture of a versatile Reed-Solomon (RS) decoder is designed, where the message length k as well as the block length n can be variable. The decoder permits 3-step pipelined processing based on the modified Euclid's algorithm(MEA). A new architecture for the MEA is designed for variable values of error correcting capability t. To maintain the throughput rate with less circuitry, the MEA block uses both the recursive and the overclocking technique. The decoder can decode a codeword received not only in a burst mode, but also in a continuous mode. It can be used in a wide range of applications due to its versatility. A versatile RS decoder over GF(2$^{8}$ ) having the error-correcting capability of up to 10 has been designed in VHDL, and successfully synthesized in an FPGA chip.

• Proceedings of the IEEK Conference
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• 2001.06a
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• pp.205-208
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• 2001

According to the IMT-2000 specification of 3GPP(3rd Generation Partnership Project) and 3GPP2, Turbo codes is selected as a FEC(forward error correction) code for even higher reliable data communication. In 3GPP complied IMT-2000 system, channel coding under consideration is the selective use of convolutional coding and Turbo codes of 1/3 code rate with 4 constraint length. Suggesting a new path metric normalization method, we achieved a low complexity and high performance SOVA decoder for Turbo Codes, Further more, we analyze the decoding performance with respect to update depth and find out the optimal value of it by using computer simulation. Based on the simulation result, we designed a SOVA decoder using VHDL and implemented it into the Altera EPF10K100GC503FPGA.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.10a
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• pp.215-218
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• 2007

여러 동영상 부호화 방식에서 영상프레임을 분할해서 이전에 부호화된 프레임으로부터 움직임을 추정하여 현재의 블록을 예측하는 움직임 보상을 사용하고 있다. 움직임 보상에 사용되는 화소정밀도가 높을수록 보다 좋은 성능을 갖지만 연산량은 증가하게 된다. 본 논문에서는 1/4 화소 정밀도를 지원하는 H.264/AVC 부호화기에 적합한 움직임 보상기를 연구하였다. 전치 배열과 휘도 6-tap 필터 3개를 사용하여 높은 하드웨어 이용률을 갖게하였다. VHDL을 사용하여 Xilinx ISE툴을 사용하여 합성하고, 보드 수준에서 PCI인터페이스를 사용하여 검증하였다. 본 논문에서 제안하는 움직임 보상기는 실시간 처리를 요구하는 분야에 응용 가능할 것으로 예견된다.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.851-854
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• 2005

본 논문에서는 영상 내 객체들의 운동시차를 이용하여 실시간으로 2차원 영상을 입체 영상으로 변환하는 알고리즘을 제안하였다. 제안한 입체 영상 변환 알고리즘은 영상 내 객체 분할, 운동시차를 이용한 운동 객체 검출, 시차 처리를 이용하여 입체 영상으로 변환한다. 입체 영상 변환 알고리즘의 성능 평가를 위해 좌안과 우안 영상의 절대 차이 영상을 이용하여 기존의 MTD 방식과 시뮬레이션 결과를 비교, 분석하였다. 제안한 알고리즘은 영상의 운동 방향 및 속도에 상관없이 다양한 영상원에 대해 실시간 입체 영상 변환이 가능하다. 입체 영상 변환 장치는 VHDL로 설계하였으며, FPGA 테스트 보드 구현을 통해 성능 및 기능을 검증하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2006.11a
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• pp.37-40
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• 2006

3DTV는 아나로그 TV 및 HDTV의 차세대 이슈로 부상하였다. 그러나 대부분의 컨텐츠가 2D로 획득되어 저장되어 있으므로 2D 컨텐츠의 3D로의 변화이 필수적이다. MPEG 및 JVT에서 표준화가 진행되고 있으며 이를 위해 국내외 연구소, 학교, 및 업계가 관심을 가지고 참여하고 있다. 2D/3D 변환은 오래전부터 연구되어 왔으나 실제 응용에서는 기대에 못 미치고 있다. 본 논문에서는 FPGA에 기반하고 VHDL로 코딩하여 2D/3D 변환을 위한 Convolution filter를 적용하였다. 좌우 영상을 생성하기 위하여 Convolution filter로 좌우 영상을 왜곡하였다. 필터의 사용으로 사용자의 위치나 취향에 따라서 영상의 왜곡을 달리하여 효과의 변화를 줄 수 있다.

• Journal of Sensor Science and Technology
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• v.24 no.3
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• pp.188-193
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• 2015

This paper presents a new byte-wise BCH (4122, 4096, 2) decoder, which treats byte-wise parallel operations so as to enhance its throughput. In particular, we evaluate the parallel processing technique for the most time-consuming components such as syndrome generator and Chien search owing to the iterative operations. Even though a syndrome generator is based on the conventional LFSR architecture, it allows eight consecutive bit inputs in parallel and it treats them in a cycle. Thus, it can reduce the number of cycles that are needed. In addition, a Chien search eliminates the redundant operations to reduce the hardware complexity. The proposed BCH decoder is implemented with VHDL and it is verified using a Xilinx FPGA. From the simulation results, the proposed BCH decoder can enhance the throughput as 43% and it can reduce the hardware complexity as 67% compared to its counterpart employing parallel processing architecture.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10e
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• pp.385-387
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• 2002

인터넷 상에서 IP 주소의 부족 문제를 해결하기 위해 IPv6 프로토콜이 제안되었고 현재 실용화 단계에 접어들었다. IPv6에서는 보안기능의 강화를 위해 IPsec 프로토콜을 기본 요구사항으로 채택하였고, 본 논문에서는 이러한 IPsec 프로토콜을 하드웨어로 설계하고 구현하였다. 이를 위해 IPv6에서 보안기능을 담당하는 헤더와 IPsec의 기간 암호화 알고리즘을 설계하여 각각 VHDL로 구현하였고, 전용 FPGA 보드와 IPv6 테스트망에서 그 기능과 성능을 검증하였다. 구현된 IPsec 프로토콜 칩은 TCP／IPv6와 IPsec 프로토콜을 하나의 칩으로 구현함으로써 별도의 프로세서 없이 인터넷 접속 기능과 보안기능을 동시에 제공하며 소프트웨어 모듈보다 뛰어난 성능을 나타낸다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11b
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• pp.901-904
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• 2002

정보의 암호화와 인증, 디지털 서명등에 효율적인 공개키 암호 시스템의 주 연산은 모듈라 멱승 연산이며 이는 모듈라 곱셈의 연속적인 반복 수행으로 표현될 수 있다. 본 논문에서는 Montgomery 모듈라 곱셈 알고리즘을 사용하여 모듈라 곱셈을 효율적으로 수행하기 위한 모듈라 멱승 연산기를 구현하였으며 Montgomery 모듈라 곱셈시 발생하는 케리 진파 문제를 해결하기 위하여 CPA을 대신하는 CSA를 사용함으로써 멱승 연산시 발생하는 지연시간을 최소화시키는 결과가 얻어짐을 보였다. 본 논문에서는 Montgomery 모듈라 멱승 연산기 구현을 위하여 VHDL 구조적 모델링을 통하여 Synopsys사의 VSS와 Design analyzer를 이용한 논리 합성을 하였고 Mentor Graphics사 Model sim 및 Xilinx사 Design manager의 FPGA 시뮬레이션을 수행하여 성능을 검증 하였다.