• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.95-103
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• 2011

This paper proposes a 6b 1.2 GS/s 47.8 mW 0.17 $mm^2$ 65 nm CMOS ADC for high-rate wireless personal area network systems. The proposed ADC employs a source follower-free flash architecture with a wide input range of 1.0 $V_{p-p}$ at a 1.2 V supply voltage to minimize power consumption and high comparator offset effects in a nanometer CMOS technology. The track-and-hold circuits without source followers, the differential difference amplifiers with active loads in pre-amps, and the output averaging layout scheme properly handle a wide-range input signal with low distortion. The interpolation scheme halves the required number of pre-amps while three-stage cascaded latches implement a skew-free GS/s operation. The two-step bubble correction logic removes a maximum of three consecutive bubble code errors. The prototype ADC in a 65 nm CMOS demonstrates a measured DNL and INL within 0.77 LSB and 0.98 LSB, respectively. The ADC shows a maximum SNDR of 33.2 dB and a maximum SFDR of 44.7 dB at 1.2 GS/s. The ADC with an active die area of 0.17 $mm^2$ consumes 47.8 mW at 1.2 V and 1.2 GS/s.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2002

As the demand for higher data-rate chip-to-chip communication such as memory-to-controller, processor-to-processor increases, low cost high-speed serial links\ulcorner become more attractive. This paper describes a 0.25-fm CMOS 1.6Gbps/pin 4-level transceiver using Stub Series Terminated Logic for high Bandwidth. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by channel low pass effects, process-limited on-chip clock frequency, and serial link distance. The proposed transceiver uses multi-level signaling (4-level Pulse Amplitude Modulation) using push-pull type, double data rate and flash sampling. To reduce Process-Voltage-Temperature Variation and ISI including data dependency skew, the proposed high-speed calibration circuits with voltage swing controller, data linearity controller and slew rate controller maintains desirable output waveform and makes less sensitive output. In order to detect successfully the transmitted 1.6Gbps/pin 4-level data, the receiver is designed as simultaneous type with a kick - back noise-isolated reference voltage line structure and a 3-stage Gate-Isolated sense amplifier. The transceiver, which was fabricated using a 0.25 fm CMOS process, performs data rate of 1.6 ~ 2.0 Gbps/pin with a 400MHB internal clock, Stub Series Terminated Logic ever in 2.25 ~ 2.75V supply voltage. and occupied 500 * 6001m of area.

• 대한기계학회논문집
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• 제10권1호
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• pp.110-120
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• 1986

본 45。충돌분사에서는 충돌분류의 평균속도, 난류강도, 난류전단응력등을 측정분석하여 기 연구발표한 자료를 토대로 하여 난류의 충돌배합이 활발히 일어나는 영역(X/X$_{0}$=2,3,4)에서 충돌분류의 특성을 통계학적으로 측정연구코저 한다. 따라서 각방향으로 발생하는 난류성분을 Gauss의 확률분포식과 비교검토하고, 2차원 결합확률정도선도를 측정도시하여 2방향의 난류성분들의 결합난동형상을 온라인 컴퓨 터 시스템에 의하여 분석할 계획이다. 또한 난류성분의 고차모멘트를 측정하여 비대칭도와 편평도등도 연구 구명코저 한다.다.

• 전기전자학회논문지
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• 제26권4호
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• pp.659-670
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• 2022

본 논문에서는 ×32 LPDDR2 메모리를 지원하는 컨트롤러를 위한 830-Mb/s/pin 송수신기가 설계된다. 여덟 개의 단위 회로로 구성된 송신단은 34Ω ∽ 240Ω 범위의 임피던스를 가지고 임피던스 보정 회로에 의해 제어된다. 송신되는 DQS의 신호는 DQ의 신호들 대비 90° 이동된 위상을 가진다. 수신 동작시 read time 보정은 바이트 내에서 per-pin 스큐 보정과 클록-도메인 전환을 통해 수행된다. 구현된 LPDDR2 메모리 컨트롤러를 위한 송수신기는 1.2V 공급 전압을 사용하는 55-nm 공정에서 설계되었으며 830-Mb/s/pin의 신호 전송률을 가진다. 각 lane의 면적과 전력 소모는 각각 0.664 mm²과 22.3 mW이다.

• Journal of the Optical Society of Korea
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• 제19권2호
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• pp.136-143
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• 2015

Image deblurring by a deconvolution method requires accurate knowledge of the blur kernel. Existing point spread function (PSF) models in the literature corresponding to lens aberrations and defocus are either parameterized and spatially invariant or spatially varying but discretely defined. In this paper, a parameterized model is developed and presented for a PSF which is spatially varying due to lens aberrations and defocus in an imaging system. The model is established from the Seidel third-order aberration coefficient and the Hu moment. A skew normal Gauss model is selected for parameterized PSF geometry structure. The accuracy of the model is demonstrated with simulations and measurements for a defocused infrared camera and a single spherical lens digital camera. Compared with optical software Code V, the visual results of two optical systems validate our analysis and proposed method in size, shape and direction. Quantitative evaluation results reveal the excellent accuracy of the blur kernel model.

• 한국통신학회논문지
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• 제26권12C호
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• pp.255-260
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• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.18-24
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• 2012

본 논문에서는 $0.18-{\mu}m$ CMOS 공정으로 제작된 무선 센서네트워크 송신기에 적용 가능한 50MHz/s 저전력 10비트 DAC 측정 결과를 제시한다. 제작된 DAC는 일반적 세그멘티드 방식과는 다르게 2단 온도계 디코더를 이용한 전류 구동 방식으로, 10비트를 상위 6비트와 하위 4비트로 나누어 구현하였다. 상위 6 비트의 온도계 디코더는 3비트의 행 디코더와 3비트의 열 디코더로 행과 열을 대칭적으로 구성하여 상위 전류 셀을 제어하였고, 하위 4비트도 온도계 디코더 방식으로 하위 전류셀을 구동하도록 설계하였다. 상위와 하위 단위 전류 셀은 셀 크기를 바꾸는 대신 바이어스 회로에서 하위 단위 전류의 크기가 상위 단위 전류와의 크기에 비해 1/16이 되도록 바이어스 회로를 설계하였다. 그리고 상위와 하위 셀간의 온도계 디코더 신호의 동기를 위해 입력 신호 및 디코딩 된 신호에 모두 동기화 래치를 적용하여 Skew를 최소화하도록 설계하였다. 측정결과 DAC는 50MHz클럭에서 최대 출력구동범위가 2.2Vpp이고, 이 조건에서 DC전원은 3.3 V에서 DC전류 4.3mA를 소모하였다. 그리고 DAC의 선형성 특성은 최대 SFDR이 62.02 dB, 최대 DNL은 0.37 LSB, 최대 INL은 0.67 LSB로 측정되었다.

• 대한조선학회논문집
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• 제28권2호
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• pp.52-68
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• 1991

캐비테이션 특성이 우수하고 넓은 받음각에서 양력-향력비가 큰 새로운 날개단면(KH18 단면)을 사용하여 체계적인 방법으로 기하학적 형상을 변화시켜 설계된 새로운 계열 프로펠러의 개발을 시도하였다. 새로운 계열 프로펠러의 형상을 설계함에 있어 기존의 계열 프로펠러와는 달리 선택된 반류분포의 회전방향 평균 반류분포를 입력자료로 하여 반경방향 부하분포와 코오드 방향 부하분포를 동일하게 유지하면서 피치 및 캠버의 형상을 결정하였다. 또한 코오드 길이, 두께, 스큐 및 레이크 분포와 같은 형상은 최근 실적선 프로펠러의 형상 특성을 정형화하여 선택되었기 때문에 초기설계시 설계된 형상이 최종 설계 프로펠러의 형상과 크게 다르지 않을 것으로 생각되어 초기성능을 보다 정확하게 추정할 수 있게 하였다. 설계된 계열 프로펠러는 날개수 4개인 프로펠러를 대상으로 날개 전개면적비 4개($A_{E}/A_{O}$=0.3, 0.45, 0.6, 0.75)에 대하여 각 전개면적비에서 평균피치비를 5개(P/D=0.5, 0.65, 0.8, 0.95, 1.1)로 변화시켜 총 20개의 프로펠러로 구성되었으며 KD-프로펠러 씨리즈(KRISO-DAEWOO Propeller Series)라 명명하였다. 설계된 계열 프로펠러들에 대하여 단독특성시험, 캐비테이션 관찰시험, 변동압력 계측시험을 수행하였다. 프로펠러 단독특성 시험결과의 회귀해석결과로 부터 $B_{P}-\delta$ 곡선을 도출하여 초기설계 단계에서 최적 프로펠러 직경등을 쉽게 결정할 수 있게 하였다. 기준으로 선택된 반류분포(2700TEU 콘테이너선의 반류) 후류에서 프로펠러 추력계수 및 캐비테이션 수를 체계적으로 변화시킨 상태에서 캐비테이션 관찰시험 및 변동압력계측시험을 수행하였다. 양력면이론에 의한 비정상 프로펠러 성능해석에 의해 계산된 최대 국부양력계수 ($C^{max}_{l,0.8R}$)와 국부캐비테이션 수(${\sigma}_0=\frac{p-p_v}{\frac{1}{2}{\rho}V^2_{0.8R}}$)를 기준으로 캐비테이션 관찰시험 결과를 정리하여 KD-캐비테이션 챠트를 도출하였다. 기존의 캐비테이션 챠트는 균일류중의 시험 결과를 정리하여 작성되었으나 KD-캐비테이션 챠트는 반류분포중에서 시험된 프로펠러 관찰시험 결과로 부터 도출되었으므로 초기설계 단계에서 보다 정확한 캐비테이션 발생량 추정이 가능하리라 예상된다.