• 한국세라믹학회지
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• 제49권5호
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• pp.404-411
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• 2012

The reliability of solid oxide fuel cells (SOFCs) particularly depends on the high quality of solid oxide electrolytes. The application of thinner electrolytes and multi electrolyte layers requires a more reliable characterization method. Most of the investigations on thin film solid electrolytes have been made for the parallel transport along the interface, which is not however directly related to the fuel cell performance of those electrolytes. In this work an array of ion-blocking metallic Ti/Au microelectrodes with about a $160{\mu}m$ diameter was applied on top of an ultrathin ($1{\mu}m$) yttria-stabilized-zirconia/gadolinium-doped-ceria (YSZ/GDC) heterolayer solid electrolyte in a micro-SOFC prepared by PLD as well as an 8-${\mu}m$ thick YSZ layer by screen printing, to study the transport characteristics in the perpendicular direction relevant for fuel cell operation. While the capacitance variation in the electrode area supported the working principle of the measurement technique, other local variations could be related to the quality of the electrolyte layers and deposited electrode points. While the small electrode size and low temperature measurements increaseed the electrolyte resistances enough for the reliable estimation, the impedance spectra appeared to consist of only a large electrode polarization. Modulus representation distinguished two high frequency responses with resistance magnitude differing by orders of magnitude, which can be ascribed to the gadolinium-doped ceria buffer electrolyte layer with a 200 nm thickness and yttria-stabilized zirconia layer of about $1{\mu}m$. The major impedance response was attributed to the resistance due to electron hole conduction in GDC due to the ion-blocking top electrodes with activation energy of 0.7 eV. The respective conductivity values were obtained by model analysis using empirical Havriliak-Negami elements and by temperature adjustments with respect to the conductivity of the YSZ layers.

• 비파괴검사학회지
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• 제36권5호
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• pp.353-362
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• 2016

가스터빈 블레이드는 고온 고압의 환경 아래 장시간 가동하기 위하여 초합금 모재에 세라믹 코팅으로 이루어진 열차폐코팅(thermal barrier coating, TBC)은 필수요소이다. 하지만 TBC 또한 가스터빈 가동 중 일정 열화온도 및 가동시간에서 top coat의 박리현상이 일어난다. TBC의 박리는 블레이드의 손상과 직결되므로 가스 터빈의 안정적인 가동을 위해서 TBC의 박리 평가가 선행되어야 한다. 기존 비파괴평가 기법 연구는 산화알루미늄층(thermally grown oxide, TGO)의 생성 유무 또는 완전 박리의 정성적 평가가 이루어져 왔다. 본 연구에서는 TBC 박리를 정량적으로 평가하기 위해 초음파검사의 C-scan기법을 이용한 TBC의 부분박리손상 map을 구현하였다. 시편들은 $1,100^{\circ}C$로 등온열화하여 각각 열화시간을 변화시킨 시편들을 사용하였다. 단일 탐촉자를 이용한 펄스-에코법으로 C-scan을 수행하였고 TBC 내 부분박리를 검출하기 위해 초음파를 수침법으로 시편에 수직 탐상하였다. 그리고 Rogers-Van Buren과 Kim의 이론 반사식을 이용하여 부분박리영역 지름이 1 mm부터 6 mm까지 부분박리지수를 도출했다. 이를 적용하여 각 부분박리지수에 따른 부분박리 손상 map을 영상화하였다. TBC는 열화시간이 증가할수록 부분박리지수에 관계없이 부분박리영역이 모두 증가함을 확인할 수 있었다. 또한 단일 시편 내에서 부분박리지수가 증가할수록 부분박리영역이 감소하는 것을 확인하였다. 부분박리손상 map의 부분박리영역에 따른 분포를 이용하여 TBC의 완전박리 기준과 잔여 수명을 또한 도출할 수 있었다.

• 한국방사선학회논문지
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• 제10권8호
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• pp.559-563
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• 2016

최근 납의 대체물질로서 연구되고 있는 바륨(Ba)과 요오도(I) 등은 차폐능은 우수하지만, 30 keV 근처의 에너지 영역에서 특성 X선이 방출되는 문제점이 있다. 본 연구에서는 황산바륨($BaSO_4$)과 산화비스무스(BiO)로 구성된 친환경 이중차폐체의 적용가능성을 검증하기 위한 선행연구로 몬테카를로 시뮬레이션을 통해 투과스펙트럼, 차폐율 등을 평가하였다. 평가결과, 0.6mm 두께의 Pb 단일층과 비교하여 0.1 mm 두께의 $BaSO_4$ 하부층에 BiO 층의 두께가 0.4 mm 와 0.5 mm에서는 각각 차폐율이 1.9 %, 3.9 % 높은 성능을 보였다. 뿐만 아니라, 상대적인 중량 또한 각각 34.5 %, 28 % 경량화가 가능하다는 것을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.1-7
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• 2004

SOI 구조에서 형성된 MOS 트랜지스터의 장점과 strained Si에서 전자의 이동도가 향상되는 효과를 동시에 고려하기 위해 buried oxide(BOX)층과 Top Si층 사이에 Ge을 삽입하여 strained Si/relaxed SiGe/SiO₂Si 구조를 형성하고 strained Si fully depletion(FD) n-MOSFET를 제작하였다. 상부 strained Si층과 하부 SiGe층의 두께의 합을 12.8nm로 고정하고 상부 strained Si 층의 두께에 변화를 주어 두께의 변화가 electron mobility에 미치는 영향을 분석하였다. Strained Si/relaxed SiGe/SiO2/Si (strained Si/SGOI) 구조위의 FD n-MOSFET의 전자 이동도는 Si/SiO₂/Si (SOI) 구조위의 FD n-MOSFET 에 비해 30-80% 항상되었다. 상부 strained Si 층과 하부 SiGe 층의 두께의 합을 12.8nm 로 고정한 shrined Si/SGOI 구조 FD n-MOSFET에서 상부층 strained Si층의 두께가 감소하면 하부층 SiGe 층 두께 증가로 인한 Ge mole fraction이 증가함에 의해 inter-valley scattering 이 감소함에도 불구하고 n-channel 층의 전자이동도가 감소하였다. 이는 strained Si층의 두께가 감소할수록 2-fold valley에 있는 전자가 n-channel 층에 더욱더 confinement 되어 intra-valley phonon scattering 이 증가하여 전자 이동도가 감소함이 이론적으로 확인되었다.

• 한국자기학회지
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• 제12권6호
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• pp.231-234
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• 2002

Si/SiO$_2$/NiO(60nm)/Co(2.5nm)/Cu(1.95nm)/Co(4.5nm)/NOL(t nm) 구조와 Si/SiO$_2$/NOL(t nm)/Co(4.5nm)/Cu(1.95nm)/Co(2.5nm)/NiO(60nm)의 구조를 갖는 바닥층 스핀밸브와 꼭대기층 스핀밸브를 제작하고, NOL의 두께변화에 따른 비저항($\rho$) 값과 비저항의 변화량( $\rho$), 교환결합력(H$_{ex}$), 보자력(H$_{c}$)의 자기적 특성을 연구하였다 NOL로 NiO 03nm의 두께로 삽입한 결과, 최대 자기저항비(magnetoresistance ratio)는 바닥층 스핀밸브에서 12.51%의 얻었으며, 자기저항비의 향상률은 꼭대기층 스핀밸브에서 더 높은 결과를 얻었다. 또한, 두 형태 모두 비저항의 변화량($\rho$)은 거의 일정하였고, 비저항($\rho$)값은 감소하였다 이러한 결과는 NOL의 삽입하였을 때 NOL/강자성층(free ferromagnetic layer) 계면에서 유도 전자의 specular 산란 효과를 가져왔고, 이로 인하여 전자의 평균 자유이동경로(mean free path; MFP)가 확장되어 전류의 전도도를 증가시켰다 이러한 specular효과에 의해 비저항의 변화량은 일정하게 유지되는 동안에 비저항 값은 감소하게 되어 결과적으로 자기저항비의 향상을 가져왔다.

• 한국정보통신학회논문지
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• 제19권6호
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• pp.1399-1404
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• 2015

본 연구에서는 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 따른 드레인 유도 장벽 감소 현상의 변화에 대하여 분석하고자한다. 드레인 전압이 소스 측 전위장벽에 영향을 미칠 정도로 단채널을 갖는 MOSFET에서 발생하는 중요한 이차효과인 드레인 유도 장벽 감소는 문턱전압의 이동 등 트랜지스터 특성에 심각한 영향을 미친다. 드레인 유도 장벽 감소현상을 분석하기 위하여 포아송방정식으로부터 급수형태의 전위분포를 유도하였으며 차단전류가 10^-7 A/m일 경우 비대칭 이중게이트 MOSFET의 상단게이트 전압을 문턱전압으로 정의하였다. 비대칭 이중게이트 MOSFET는 단채널 효과를 감소시키면서 채널길이 및 채널두께를 초소형화할 수 있는 장점이 있으므로 본 연구에서는 채널길이와 두께 비에 따라 드레인 유도 장벽 감소를 관찰하였다. 결과적으로 드레인 유도 장벽 감소현상은 단채널에서 크게 나타났으며 하단게이트 전압, 상하단 게이트 산화막 두께 그리고 채널도핑 농도 등에 따라 큰 영향을 받고 있다는 것을 알 수 있었다.

• 한국진공학회지
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• 제6권3호
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• pp.181-186
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• 1997

TiC(001) 면위에 Mg금속을 증착시킨 후 상온에서 산소를 노출시키는 방법으로 hetero-epitaxial MgO막을 성장시켰으며, 성장된 MgO epitaxial막의 구조를 비행시간형 직 충돌 이온산란분광법을 사용하여 해석하였다. MgO막은 산화 직후 무질서한 배열을 갖으나, 약 $300^{\circ}C$의 가열에 의해서 1$\times$1구조로 전환된다. TiC(001) 위에 성장된 MgO막은 다음과 같은 구조를 갖고 있음이 밝혀졌다. Mg 및 O원자는 TiC의 on-top site에 위치하고, 면내방 향의 격자상수는 TiC의 격자상수와 일치하며, MgO막의 대부분은 2층 이내의 원자층으로 구성되어 있다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.125-125
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• 2011

In this study, we investigated the electrical, optical, structural, and surface properties of indium zinc oxide (IZO)/Ag/IZO multilayer electrode grown by specially designed roll-to-roll sputtering system using the flexible substrate. By the continuous roll-to-roll sputtering of the bottom IZO, Ag, and top IZO layers at room temperature, they were able to fabricate a high quality IZO/Ag/IZO multilayer electrode. At optimized conditions, the bottom IZO layer (40 nm) was deposited on a flexible substrate. After deposition of the Bottom IZO layer, Ag layer was deposited onto the bottom IZO film as a function of DC power (200~500 W). Subsequently, the top IZO layer was deposited onto the Ag layer at identical deposition conditions to the bottom IZO layer (40 nm). We investigated the characteristics of IZO/Ag/IZO multilayer electrode as a function of Ag thickness. It was found that the electrical and optical properties of IZO/Ag/IZO multilayer electrode was mainly affected thickness of the Ag layer at optimized condition. In case of IZO/Ag/IZO multilayer electrode with the Ag power (350W), it exhibited a low sheet resistance of 7.1 ohm/square and a high transparency of 86.4%. Furthermore, we fabricated the touch screen panel using the IZO/Ag/IZO multilayer electrode, which demonstrate the possibility of the IZO/Ag/IZO multilayer electrode grown by roll-to-roll sputtering system as a transparent conducting layer in the touch screen panel.

• 한국재료학회지
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• 제22권11호
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• pp.636-641
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• 2012

In this study, we have investigated highly efficient nanoscale surface corrugated light emitting diodes (LEDs) for the enhancement of light extraction efficiency (LEE) of nitride semiconductor LEDs. Nanoscale indium tin oxide (ITO) surface corrugations are fabricated by using the conformal nanoimprint technique; it was possible to observe an enhancement of LEE for the ITO surface corrugated LEDs. By incorporating this novel method, we determined that the total output power of the surface corrugated LEDs were enhanced by 45.6% for patterned sapphire substrate LEDs and by 41.9% for flat c-plane substrate LEDs. The enhancement of LEE through nanoscale surface corrugations was studied using 3-dimensional Finite Different Time Domain (FDTD) calculation. From the FDTD calculations, we were able to separate the light extraction from the top and bottom sides of device. This process revealed that light extraction from the top and bottom sides of a device strongly depends on the substrate and the surface corrugation. We found that enhanced LEE could be understood through the mechanism of enhanced light transmission due to refractive index matching and the increase of light scattering from the corrugated surface. LEE calculations for the encapsulated LEDs devices also revealed that low LEE enhancement is expected after encapsulation due to the reduction of the refractive index contrast.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.20-20
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• 2007

Nanowire-based field-effect transistors (FETs) decorated with nanoparticles have been greatly paid attention as nonvolatile memory devices of next generation due to their excellent transportation ability of charge carriers in the channel and outstanding capability of charge trapping in the floating gate. In this work, top-gate single ZnO nanowire-based FETs with and without Au nanoparticles were fabricated and their memory effects were characterized. Using thermal evaporation and rapid thermal annealing processes, Au nanoparticles were formed on an $Al_2O_3$ layer which was semi cylindrically coated on a single ZnO nanowire. The family of $I_{DS}-V_{GS}$ curves for the double sweep of the gate voltage at $V_{DS}$ = 1 V was obtained. The device decorated with nanoparticles shows giant hysterisis loops with ${\Delta}V_{th}$ = 2 V, indicating a significant charge storage effect. Note that the hysterisis loops are clockwise which result from the tunneling of the charge carriers from the nanowire into the nanoparticles. On the other hand, the device without nanoparticles shows a negligible countclockwise hysterisis loop which reveals that the influence of oxide trap charges or mobile ions is negligible. Therefore, the charge storage effect mainly comes from the nanoparticles decorated on the nanowire, which obviously demonstrates that the top-gate single ZnO nanowire-based FETs decorated with Au nanoparticles are the good candidate for the application in the nonvolatile memory devices of next generation.