• 제목/요약/키워드: TCP/IP Hardware Accelerator

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하이브리드 TCP/IP Offload Engine을 위한 하드웨어 기반 송수신 가속기의 설계 및 구현 (Design and Implementation of a Hardware-based Transmission/Reception Accelerator for a Hybrid TCP/IP Offload Engine)

  • 장한국;정상화;유대현
    • 한국정보과학회논문지:시스템및이론
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    • 제34권9호
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    • pp.459-466
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    • 2007
  • 최근 Gbps 이상의 고속 네트워크 상에서 호스트 CPU에 많은 오버헤드를 발생시키는 TCP/IP의 문제점을 해결하기 위해 네트워크 어댑터 상에서 TCP/IP를 처리함으로써 호스트 CPU의 작업부하를 줄이는 TCP/IP Offload Engine(TOE) 기술이 연구되고 있다. TOE의 구현 방법에는 범용 임베디드 프로세서에서 소프트웨어로 TCP/IP를 처리하는 방법과 전용 ASIC에서 하드웨어로 TCP/IP를 처리하는 방법이 사용되어 왔으나 소프트웨어 구현은 통신의 성능이 떨어지고 하드웨어 구현은 유연성과 확장성이 떨어지는 문제점들을 가지고 있다. 본 논문에서는 하드웨어적인 접근 방법과 소프트웨어적인 접근 방법을 결합한 하이브리드 TOE 구조를 제안한다. 하이브리드 TOE는 데이타 패킷의 생성과 처리와 같이 통신의 성능에 큰 영향을 끼치는 기능들을 하드웨어로 구현함으로써 하드웨어 기반 TOE 구현에 버금가는 성능을 제공하고, 연결 설정과 같이 통신의 성능에 영향을 크게 끼치지 않는 기능들은 임베디드 프로세서 상에서 소프트웨어로 처리한다. 본 논문에서는 데이타 송수신의 성능을 높이기 위해 데이타 패킷의 생성 및 처리등을 지원하는 하드웨어 송수신 가속기를 설계 및 구현하였다. 실험 결과 송수신 가속기를 사용한 하이브리드 TOE는 약 $19{\mu}s$의 최소 지연시간을 보였다. 그리고 6% 이하의 CPU 점유율에서 약 675 Mbps에 달하는 대역폭을 보였다.

TCP/IP Hardware Accelerator를 위한 Host Interface의 설계 (Host Interface Design for TCP/IP Hardware Accelerator)

  • 정여진;임혜숙
    • 한국통신학회논문지
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    • 제30권2B호
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    • pp.1-10
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    • 2005
  • 빠른 데이터 처리를 위하여 기존에는 소프트웨어방식으로 구현되었던 TCP/IP를 고속의 하드웨어로 구현함에 있어, TCP/IP 하드웨어와 외부 블록간의 통신을 중계하는 블록인 Host Interface를 구현하였다. Host Interface는 TCP/IP 하드웨어와 외부 블록의 중간에 위치하여 외부 블록과의 통신을 위해 AMBA AHB 규약을 따른다. Host Interface는 내부의 Command/Status Register를 통하여 CPU와 TCP/IP 하드웨어 간의 명령, 상태, 헤더 정보 등을 전달하는데 이 때에는 AMBA AHB의 Slave로서 동작한다. Data Flow를 위해서 Host Interface는 AMBA AHB의 Master로서 동작하는데, 데이터 흐름의 방향에 따라 Data flow는 데이터를 수신하는 Receive flow와 데이터를 패킷으로 만들어 보내는 Transmit Flow로 나된다. Rx Flow의 경우, UDP 블록이나 TCP Buffer로부터 받은 데이터를 내부의 작은 RxFIFO를 통해 외부 RxRAM에 써서 CPU가 읽어갈 수 있도록 하고, Tx Flow의 경우에는 외부 TxRAM에서 전송할 데이터를 읽어 와서 TxFIFO를 거쳐 UDP Buffer나 TCP Buffer에 씀으로써 패킷을 만들어 보내도록 한다. 외부 RAM의 액세스에는 Command/Status Register에 위치한 Buffer Descriptor의 정보를 이용하게 된다. Host Interface는 이러한Data Flow의 원활한 흐름을 위해서 여러 세부 기능들을 수행하게 된다. Host Interface의 기능을 검증하기 위하여 여러 testcase들이 수행되었으며, 0.18 마이크론 기술을 사용하여 synthesis한 결과, 내부의 Command/Status Register와 FIFO를 모두 포함하여 약 173K 게이트가 소요됨을 보았다.

TCP/IP Hardware Accelerator를 위한 TCP Engine 설계 (TCP Engine Design for TCP/IP Hardware Accelerator)

  • 이보미;정여진;임혜숙
    • 한국통신학회논문지
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    • 제29권5B호
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    • pp.465-475
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    • 2004
  • Transport Control Protocol (TCP)은 소프트웨어로 구현되어 네트워크로 입출력되는 데이터를 처리하는 역할을 한다. 네트워크 기술의 향상으로 CPU에서 수행되는 TCP의 처리가 새로운 병목점으로 등장하고 있다. 또한 iSCSI와 같은 Storage Area Network (SAN) 에서도 TCP의 고속 처리가 전체 시스템의 성능을 결정하는 주요 관건이 되고 있다. 이러한 TCP를 하드웨어로 구현할 경우, 엔드 시스템에서의 CPU의 부하를 줄이고, 고속의 데이터 처리가 가능하여진다. 본 논문에서는TCP의 고속 처리를 위한 전용 하드웨어 엔진에 관하여 다룬다. TCP 하드웨어 는 TCP Connection을 담당하는 블럭과 Receive flow 를 위한 Rx TCP 블럭, Transmit Flow를 위한 Tx TCP 블럭으로 구성된다. TCP Connection 볼럭은 TCP connection 상태를 관리하는 기능을 수행한다. Rx TCP 블록은 네트워크로부터 패킷을 받아 헤더와 데이터 처리를 담당하는데, 헤더 정보를 parsing 하여 전달하고, 데이터를 순서에 맞게 조립하는 역할도 담당한다. Tx TCP 블럭은 CPU로부터 온 데이터를 패킷을 만들어 네트워크로 전송하는 기능, 신뢰성 있는 데이터 전송을 위한 재전송 기능1 Transmit Window 의 관리와 Sequence Number를 생성, 관리하는 기능을 담당한다. TCP 하드웨어 엔진을 검증하기 위한 여러 가지 Testcase들이 수행되었으며, 구현된 TCP 전용 하드웨어 엔진을 0.18 마이크론 기술을 사용하여 Synthesis 한 결과, 입출력 데이터를 저장하기 위한 버퍼를 제외하곡 51K 게이트가 소요됨을 보았다.

TCP/IP 하드웨어와 CPU와의 통신을 위한 Host/Interface 의 구현 (Host Interface Implementation for TCP/IP Hardware Accelerator)

  • 정여진;임혜숙
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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    • pp.855-858
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    • 2003
  • TCP/IP 를 포함하는 데이터 네트워킹 프로토콜을 구현함에 있어, 기존에는 소프트웨어 방식으로 구현되었던 모듈들을 하드웨어로 구현하는 프로젝트를 수행하면서, CPU 와 하드웨어 모듈과의 통신을 중계하는 모듈을 구현하였다. 본 논문에서는 TCP/IP 하드웨어와 CPU 와의 통신을 위한 Host Interface 의 기능에 대해 다루고 구현 방식을 Control flow와 Data flow의 입장에서 설명하였다. 우선, Host Interface 의 기능을 설명하고 Host Interface 의 입출력 신호를 정의하였다. Host Interface에서 이루어지는 CPU와 하드웨어 모듈간의 통신을 제어정보 흐름과 데이터정보 흐름으로 나누고 제어흐름을 위해서는 Command/Status Register 를 두었고, 데이터 흐름을 위해서는 CPU와 데이터 RAM 사이에 FIFO 를 두어 데이터의 흐름이 신속히 이루어지도록 하였다. 끝으로 Host Interface 와 주변 모듈들간의 통신에 대한 Testcases에 대해서도 다루었다.

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