• 한국통신학회논문지
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• 제21권2호
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• pp.313-325
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• 1996

This paper presents a new architecture for full-search block-matching motion estimation. The architecture is based on linear systolic arrays. High speed operation is obtained by feeding reference data, search data, and control signals into the linear systolic array in a pipelined fashion. Input data are fed into the linear systolic array at a half of the processor speed, reducing the required data bandwidth to half. The proposed architecture has a good scalability with respect to the number of processors and input bandwidth when the size of reference block and search range change.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(1)
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• pp.347-350
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• 2002

In the input buffer switch system, VOQ(Virtual Output Queue) archives 100% throughput. The VOQ with the systolic architecture maintains an uniform performance regardless of a number of Packet class and output port, so that it doesn't have a limitation of scalability. In spite of these advantages, the systolic architecture VOQ is difficult to change sorting order In this paper, we Proposed a systolic architecture VOQ which support weighted round robin(WRR) algorithm to provide with flow control service.

• Journal of Communications and Networks
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• 제13권5호
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• pp.481-493
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• 2011

Multiple-input multiple-output (MIMO) technology provides high data rate and enhanced quality of service for wireless communications. Since the benefits from MIMO result in a heavy computational load in detectors, the design of low-complexity suboptimum receivers is currently an active area of research. Lattice-reduction-aided detection (LRAD) has been shown to be an effective low-complexity method with near-maximum-likelihood performance. In this paper, we advocate the use of systolic array architectures for MIMO receivers, and in particular we exhibit one of them based on LRAD. The "Lenstra-Lenstra-Lov$\acute{a}$sz (LLL) lattice reduction algorithm" and the ensuing linear detections or successive spatial-interference cancellations can be located in the same array, which is considerably hardware-efficient. Since the conventional form of the LLL algorithm is not immediately suitable for parallel processing, two modified LLL algorithms are considered here for the systolic array. LLL algorithm with full-size reduction-LLL is one of the versions more suitable for parallel processing. Another variant is the all-swap lattice-reduction (ASLR) algorithm for complex-valued lattices, which processes all lattice basis vectors simultaneously within one iteration. Our novel systolic array can operate both algorithms with different external logic controls. In order to simplify the systolic array design, we replace the Lov$\acute{a}$sz condition in the definition of LLL-reduced lattice with the looser Siegel condition. Simulation results show that for LR-aided linear detections, the bit-error-rate performance is still maintained with this relaxation. Comparisons between the two algorithms in terms of bit-error-rate performance, and average field-programmable gate array processing time in the systolic array are made, which shows that ASLR is a better choice for a systolic architecture, especially for systems with a large number of antennas.

• 한국산업정보학회논문지
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• 제5권3호
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• pp.117-124
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• 2000

시스톨릭 어레이는 간단한 연산능력을 가진 처리요소들이 정규적이고 국부적인 통신 선들로 연결된 병렬처리 시스템이다. 시스톨릭 어레이는 인공신경망에서 고밀하게 연결된 뉴런으로 인하여 발생하는 뉴런간의 복잡한 통신 문제를 해결하는 가장 좋은 방법 중의 하나로 알려져 있다. 본 논문에서는 주어진 뉴런수에 적합한 역전파 인공신경망을 자동으로 생성하는 시스톨릭 어레이 시뮬레이터를 설계하고 구현한다. 시뮬레이터의 애니메이션 기법을 이용하여, 설계된 시스틀릭 어레이 상에서의 역전파 알고리즘의 실행 상황을 사용자들이 단계별로 쉽게 관찰할 수 있다. 또한, 시뮬레이터는 역전파 알고리즘의 전 방향, 역 방향 연산을 각각 따로 실행시키거나, 병렬로 실행하게 할 수 있다. 병렬 실행은 입력 자료를 연속적으로 입력받아 시스톨릭 어레이의 모든 처리요소들에서 역전파 알고리즘의 양방향 전파를 동시에 실행시킴으로써 가능하다.

• 정보학연구
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• 제10권3호
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• pp.33-45
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• 2007

Systolic Array Processor is used for designing the special purpose processor in Digital Signal Processing, Computer Graphics, Neural Network Applications etc., since it has the characteristic of parallelism, pipeline processing and architecture of regularity. But, in case of using general design method, it has intial waiting period as large as No. of PE-1. And if the connected system needs parallel and simultaneous outputs, processor has some problems of the performance, since it generates only one output at each clock in output state. So in this paper, one dimensional Systolic Array Processor that is designed according to the dependance of data and operations using the partitioned sub-matrix is proposed for the purpose of improving the performance. 1-D Systolic Array using 4 partitioned sub-matrix has efficient method in case of considering those two problems.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1995년도 종합학술발표회논문집
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• pp.163-172
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• 1995

In this paper, the bit-level 1-dimensionl systolic array for modular multiplication are designed. First of all, the parallel algorithms and data dependence graphs from Walter's Iwamura's methods based on Montgomery Algorithm for modular multiplication are derived and compared. Since Walter's method has the smaller computational index points in data dependence graph than Iwamura's, it is selected as the base algorithm. By the systematic procedure for systolic array design, four 1-dimensional systolic arrays ale obtained and then are evaluated by various criteria. Modifying the array derived from 〔0,1〕 projection direction by adding a control logic and serializing the communication paths of data A, optimal 1-dimensional systolic array is designed. It has constant I/O channels for modular expandable and is good for fault tolerance due to unidirectional paths. And so, it is suitable for RSA Cryptosystem which deals with the large size and many consecutive message blocks.

• 전자공학회논문지B
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• 제33B권9호
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• pp.62-69
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• 1996

In this paper, the bit-level 1-dimensional systolic array for modular multiplication is designed. First of all, the parallel algorithm and data dependence graph from walter's method based on montgomery algorithm suitable for array design for modular multiplication is derived. By the systematic procedure for systolic array design, four 1-dimensional systolic arrays are obtained and then are evaluated by various criteria. As it is modified the array which is derived form [0,1] projection direction by adding a control logic and it is serialized the communication paths of data A, optimal 1-dimensional systolic array is designed. It has constant I/O channels for expansile module and it is easy for fault tolerance due to unidirectional paths. It is suitable for RSA cryptosystem which deals iwth the large size and many consecutive message blocks.

• 한국정보처리학회논문지
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• 제4권5호
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• pp.1380-1390
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• 1997

본 논문에서는 정규 순환방정식으로 표현된 n차원의 문제로부터 1차원이나 2 차원의 최적 평면 시스톨릭 어레이를 체계적으로 유도하는 방법과 이를 구현한 시스톨릭 어레이 설계시스텀을 제시한다. 구현된 시스템은 주어진 정규 순환방정식을 구문분석하여 문제공간, 자료종속 벡터와 초기값의 위치를 구한다. 이들 정보로부터 공간.시간 변환을 하여 자동으로 시스톨릭 어레이를 유도한다. 이스시템은 유도된 시스톨릭 어레이를 유도한다. 이 시스템은 유도된 시스톨릭 어레이의 병렬수행이 올바르게 이루어지는 지를 시각적으로 검증할 수 있게 해 준다.

• 한국통신학회논문지
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• 제16권6호
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• pp.556-565
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• 1991

A가 nxn 삼중대각행렬인 선형방정식 Ax=b를 WZ분해 알고리즘을 이용하여 해석하고 이 알고리즘을 CAM Systolic Array 로 구현했다. 그리고 이 어레이를 평가하기위하여 LU분해 알고리즘을 제시하고 이를 W, D, Z분해 알고리즘과 비교 고찰한 결과 LU분해 알고리즘 보다 WZ분해 알고리즘이 1/4정도 가까운 시간으로 실행시간이 단축될 수 있었다. CAM Systolic Array에서 실행되는 각 단계를 1 time stpe으로 가정하면 2n+1 times이 필요하고 CAM의 데이타 워드는 메트릭스 원소의 값과 행번호, 연산의 형태 및 상태에 관한 정보를 포함하고 pipeline식으로 각 프로세서를 systolic processing하므로서 중앙제어가 필요없고, data brodcasting도 피할 수 있다.

• Journal of Chest Surgery
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• 제29권8호
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• pp.867-874
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• 1996

이 연구는 대동맥판역류증이 있으면서 좌심실수축말기용적(left ventricular end-systolic volullle)이 커져있는 환자에서 수술전 좌심실 최고수축기압수축말기용적비(left ventricular peak systolic presslle/end-systolic volume ratio)를 판막치환후의 증상적 호전 판단의 자료로서의 적용 여부를 검토하기위한 것이 다 대상은 중정도 이상의 대돈맥판역류증이 있고다른 심혈관계의 이상이 없으면서 좌심실수축말기용적이 60mm2 넘는 21명(남 15, 여 6, 15까에서 60세가지 연령 분포)이었다. 이들을 대상으로 심도자시 통 상적으로 측정하는 여러 변수와 판막치환후 증상적 호전과의 관계에 대해서 분석하였다. 수술 6개월후 증세의 호전이 13명(62%)의 환자에서 있었고, 8명(38%)에서는 증세의 변화가 없었다. 복합변수분석을 통해서 좌심실최고수축기압$\boxUl$수축말기 용적 비는 통계적으로 유의하게 수술 a개월후의 기능적분류상태(p=0.005)와 수술전에 비해 수술 6개월후 기능적분류상태의 변화 정도(p=0.032)를 판단 하는 지표임을 나타냈었다. 판막치환 6개월후 비가 1.71 mmHg/ml/m2 이상되는 모든 환자는 기능상태 I 혹은 II를 유지한 반면 비가 1.71 mmHg ml/m2 미만인 환자에서는 40%가 기능적분류상태 III이 있다. 좌심실 수축말기 용적이 60 ml/m2 이상 커져 있는 대동맥 판역류증 환자에서 좌심실최고수축기 압1수축 말기용적비는 판막치환후의 증상적 호전을 예측하는 지표로 사용될 수 있다.