• 한국정보통신학회논문지
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• 제10권9호
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• pp.1633-1640
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• 2006

수용 가능한 수준의 성능을 동시에 전달하고 분배하는 동안의 소비 전력을 줄이는 문제는 고성능 시스템의 설계분야에서는 더욱 더 결정 적 인 관심사로 받아지고 있다. 본 논문에서는 전력분배의 문제를 클럭 신호 발생과 분배의 관점에서 제시하고자 한다. 우리는 클럭 신호의 전력 효율성과 다른 응용제품 이외에도 무선통신의 회로에서도 찾아 검증하였다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2014년도 제49차 동계학술대회논문집 22권1호
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• pp.9-13
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• 2014

The performance of large scale software applications has been automatically increasing for last few decades under the influence of Moore's law - the number of transistors on a microprocessor roughly doubled every eighteen months. However, on-chip transistors limitations and heating issues led to the emergence of multicore processors. The energy efficient ARM based System-on-Chip (SoC) processors are being considered for future high performance computing systems. In this paper, we present a case study of two widely used parallel programming models i.e. MPI and MapReduce on distributed memory cluster of ARM SoC development boards. The case study application, Black-Scholes option pricing equation, was parallelized and evaluated in terms of power consumption and throughput. The results show that the Hadoop implementation has low instantaneous power consumption that of MPI, but MPI outperforms Hadoop implementation by a factor of 1.46 in terms of total power consumption to execution time ratio.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.391-393
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• 2004

For performance and stability of a synchronized system, we need an efficient Clock Tree Synthesis(CTS) methodology to design clock distribution networks. In a system-on-a-chip(SOC) design environment, CTS effectively distributes clock signals from clock sources to synchronized points on layout design. In this paper, we suggest the pre-layout analysis of the clock network including gated clock, multiple clock, and test mode CTS optimization. This analysis can help to avoid design failure with potential CTS problems from logic designers and supply layout constraints so as to get an optimal clock distribution network. Our new design flow including pre-layout CTS analysis and structural violation checking also contributes to reduce design time significantly.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.500-502
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• 2003

In this paper, we have designed a platform with MSC8101 processor for networked converter monitoring and diagnosis. MSC8101 is a dual processor type SOC(System On a Chip), which is consist of 16bit DSP and 32bit RISK CPM. As it have DSP and CPM, MSC8101 is competent for networking and data processing application. This MSC8101 platform is designed for networked monitoring and diagnosis, so it is important processing ability and networking capability.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 B
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• pp.1067.1-1067.4
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• 2000

During the last three decades power electronics has gone through energetic technical evolution. The technical needs from wide area such as in industrial, commercial, consumer, aerospace and environmental applications have driven the environment favorably for the power electronics. In the future, two extreme technology-expansion trends are expected: one into low power, and the other into very high power. The former is based on the high frequency and the circuit miniature using VLSI circuit and surface mounting aiming for the system-on-chip (SOC) technology. The latter includes the application areas of power utility such as HVDC, FACTS and SVC and large science area of electrophsycal apparatus such as thermonuclear fusion, acclerators, and electric guns. This paper describes the technology status of some major elements which are available today and the key roles of the power electronics from view points of applications. The author would like to take this opportunity to raise discussions about the future technology development trend of power electronics in our country with the fellow power electronics engineers.

• IT SoC Magazine
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• 통권2호
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• pp.34-38
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• 2004

실리콘 처리 기술의 고속화 요구와 유무선 환경에서 동영상 통신이 가능한 비디오 폰, 영상 회의 시스템, 이동 통신용 단말기 등의 전자 제품 사용자의 급증은 시스템을 하나의 칩에 집적화하는 SoC(System-On-a-Chip) 설계 기술을 요구하고 있다. 칩의 복잡도와 SoC 제품의 생산성 차이가 계속적으로 증가함에 따라 현재의 IC 설계 방법으로는 SoC 제품의 성능과 요구의 변화를 만족시킬 수 없다. 칩의 면적을 최소화하고 성능을 최대화하며 게이트 수준의 최적화를 통한 기존의 셀 기반 설계 방법으로는 설계의 생산성 문제를 해결할 수 없다. 이러한 문제를 해결 위한 새로운 설계 방법인 IP 재사용을 기반으로 한 플랫폼 기반 설계가 제시되었다. 플랫폼 기반 설계는 SoC 제품을 빠르게 개발하기 위한 응용 기반 통합 플랫폼과 재사용이 가능한 IP(Intellectual Property) 이용한 플랫폼 기반 설계(Platform-Based Design) 방법이다. 새로운 설계 방법은 90% 이상의 IP 재사용을 통해서 설계 시간을 단축하며, 시스템 수준에서의 최적화를 통해서 제품의 시장 경쟁력(Time-to-Market)의 문제를 해결하기 위한 방법이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2015년도 제46회 하계학술대회
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• pp.133-134
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• 2015

최근 전자기술이 발달함에 따라, 전자기기의 집적도가 높아지고 있으며, 그에 따라 전자기적 간섭(Electromagnetic Interference)이 큰 문제로 대두되고 있다. 특히, 집적도가 높은 스마트 기기(Smart Device)의 AP(Applicaton Processor)의 경우, 여러 기능을 수행하는 부품이 집적된 SOC(System On Chip)이기 때문에, 전자기적 간섭에 더 민감할 수 있다. 더불어 LTE(Long Term Evolution)을 무선통신으로 이용하는 다양한 주파수대에서 전자기적 간섭은 어플리케이션 및 전자기기의 오작동을 초래할 수 있다. 이를 해결하기 위하여 본 논문에서는 칩패캐지 레벨의 Meander 구조의 기존 필터(Filter)가 가진 문제점을 해결한 구조를 설계하여 3차원 상의 전자장 시뮬레이션을 수행하였다. 또한, 칩의 내성(Immunity)이 취약한 여러 주파수 범위를 차단할 수 있는 이 중 대역차단 필터(Dual Band Stop Filter)를 Meader Line구조를 단순하게 만들어 설계하고 그에 따른 결과를 분석하였다.

• 한국인터넷방송통신학회논문지
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• 제20권3호
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• pp.129-134
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• 2020

최근 태양전지 모듈 내부에 습기 침투 및 EVA Sheet의 배부름 현상, 프레임 Seal이 녹아내리는 현상, 설치 후 1년 지난 모듈에서 발전성능이 저하되는 현상 등이 발생하고 있다. 국내에 5~7년 이전에 설치된 태양전지 모듈에서 백화현상 및 전극 부식 현상, 절연파괴 현상 등이 나타나기 시작하여 발전성능 저하로 이어지고, 장기 신뢰성 및 장수명 기술에 대한 커다란 문제점이 대두되고 있다. 따라서 이러한 문제점들을 해결하기 위해 태양전지 모듈의 내구성 확보 및 노화 진행을 모니터링할 수 있는 기능을 포함하는 마이크로 인버터 (MiCrco Inverter Converter, 이하 MiC) 개발 및 MiC에서 모니터링 데이터를 기반으로 태양전지 모듈의 노화를 판단할 수 있는 스마트 모니터링 프로그램이 제시되고 있다. 또한, 태양전지 모듈의 모니터링 기능을 강화한 MiC와 IT 융합을 통한 체계적 운영 관리를 통한 고효율 태양광 스마트 감시 시스템이 되기 위해서는 MiC 내의 SoC (System On Chip)는 태양전지 모듈에 대한 환경정보를 복합적으로 감지하고 필요시 통신 및 제어를 수행할 수 있는 기능들이 요구되고 있다. 이러한 요구사항들을 기반으로 본 논문에서는 SoC 기반 보급형 MIC 스마트 태양광발전시스템 기술개발을 목적으로 연구하고자 한다.

• 실천공학교육논문지
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• 제8권2호
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• pp.111-120
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• 2016

여러 가지 센서를 이용한 IOT(Internet Of Thing) 시스템의 FPGA 설계용 교육장비를 소개한다. 센서들은 다양한 출력 방식을 가지고 있어서 출력 방식에 따른 센서 인터페이스 컨트롤러를 FPGA 상에서 설계가 필요하다. 본 장비는 아날로그 출력인 경우에 FPGA(Field Programmable Gate Array)내에 있는 ADC(Analog-to-Digital Converter) 방식과 디지털 출력인 경우에 $I^2C$(Inter-Integrated Circuit), SPI(Serial Peripheral Interface Bus) 통신방식 및 GPIO(General-Purpose Input/Output)를 통해 사용한 방식에 따른 여러 가지 센서 인터페이스 컨트롤러의 설계가 가능하다. 이미지 센서를 이용해서 영상 처리 하드웨어 설계가 가능하고 더불어 영상 및 영상처리 결과를 모니터에 출력하는 VGA(Video Graphics Array) 컨트롤러 설계도 가능하다. 본 장비는 유,무선 네트워크에 통신이 가능한 IOT 시스템을 위해서 한 칩에 디지털 하드웨어와 Linux System을 결합한SOC(System on Chip) 설계가 가능하다. 이 장비를 이용해서 "이미지센서 기반의 하드웨어 설계와 가속도센서 기반의 하드웨어 설계"의 사례를 소개하고 그 설계를 기반으로 "FPGA를 이용한 디지털시스템 설계" 교과목의 교육 가능한 사례를 소개한다. 학생들에 의해서 새롭게 설계한 하드웨어를 본 FPGA를 이용해서 하드웨어 장비에 적용시키는 능력을 배양할 수 있고, 또한 개념설계, 부분설계, 상세설계를 통해서 FPGA 기반 하드웨어의 창의적 종합설계 능력을 키울 수 있다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.30-36
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• 2010

최근의 메모리 반도체에 있어서, 수율과 품질을 유지하기 위하여 불량셀은 반드시 수리가 필요하다. 대부분의 워드단위 입출력을 갖는 system-on-chip (SoC)를 포함한 많은 메모리가 다중 블록으로 구성되어 있음에도 불구하고, 기존의 대부분의 자체내장수리연산회로의 연구들은 단일블록을 대상으로 하였다. 워드 단위 입출력 메모리의 특성상 다중메모리 광역대체수리구조를 갖는 경우가 많다. 본 논문에서는 이러한 메모리를 대상으로 기존에 최적 수리효율을 갖는 대표적인 자체내장 수리연산 회로인 CRESTA를 기본으로 하여, 보다 적은 면적으로 최적 수리효율을 낼 수 있는 알고리즘과 연산회로을 제안한다. 제안하는 자체내장수리 회로는 단위블록의 연산결과를 순차적으로 비교하여 워드단위 메모리의 제약조건을 만족시키는 최종 수리해를 구해내며, 기존의 회로보다 훨씬 빠른 시간 내에 최적의 수리 해를 구해 낼 수 있다.