• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.240.1-240.1
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• 2013

본 연구에서는 Symmetric NMOSFET의 channel length에 따른 전기적 특성 분석에 관한 연구를 진행하였다. 특성 분석에 사용된 소자의 Gate oxide 두께는 6 nm 이며, 채널 Width/Length는 각각 10/10 ${\mu}m$, 10/0.2 ${\mu}m$ 이다. Drain Avalanche Hot Carrier(DAHC) 테스트를 진행하기 위하여 각각 스트레스 조건을 추출하였고, 조건에 해당되는 스트레스를 1700초 동안 인가하였다. 스트레스 후, Channel length가 10 ${\mu}m$과 0.2 ${\mu}m$인 두 소자의 특성을 측정, 분석결과 10 ${\mu}m$의 소자의 경우 문턱전압(VT)과 Subthreshold swing (SS)의 변화가 없었지만 0.2 ${\mu}m$의 소자의 경우 0.42V의 (from 0.67V to 1.09V) 문턱전압 변화 (VTH)와 71 mV/dec (from 79 mV/dec to 150 mV/dec))의 Swing (SS)변화를 보여 스트레스 후에 Interface trap이 증가하였음을 알 수 있다. off-state leakage current를 측정 결과 0.2 ${\mu}m$ 의 경우 leakage current의 양이 증가하였음을 알 수 있고 이는 드레인 부근에 증가된 interface trap에 의한 현상으로 판단된다. 상기 결과와 같이 DAHC 스트레스에 의한 소자의 열화 현상은 Channel length가 짧을수록 더 크게 의존하는 것을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.11 s.353
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• pp.1-7
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• 2006

3-dimensional(3-D) simulations of ideal double-gate bulk FinFET were performed extensively and the electrical characteristics. were analyzed. In 3-D device simulation, we changed gate length($L_g$), height($H_g$), and channel doping concentration($N_b$) to see the behaviors of the threshold voltage($V_{th}$), DIBL(drain induced barrier lowering), and SS(subthreshold swing) with source/drain junction depth($X_{jSDE}$). When the $H_g$ is changed from 30 nm to 45nm, the variation gives a little change in $V_{th}$(less than 20 mV). The DIBL and SS were degraded rapidly as the $X_{jSDE}$ is deeper than $H_g$ at low fin body doping($1{\times}10^{16}cm^{-3}{\sim}1{\times}10^{17}cm^{-3}$). By adopting local doping at ${\sim}10nm$ under the $H_g$, the degradation could be suppressed significantly. The local doping also alleviated $V_{th}$ lowering by the shallower $X_{jSDE}\;than\;H_g$ at low fin body doping.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.10a
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• pp.454-456
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• 2017

Current and capacitance-voltage characteristics of tunnel field effect transistor (TFET) with various quantum models were investigated. Density gradient, Bohm quantum potential (BQP), and Vandort quantum correction are used with calibrating against Schrodinger-Poisson model. Drive-currents in all models. are decreased. When only BQP is used, SS and $V_{onset}$ are fixed but drive-current is decreased 3 times more than those of no quantum model. And When BQP with Vandort and density gradient are used, SS increased more than 40 mV./dec and $V_{onset}$ shifted as 0.07 eV.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.256-256
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• 2016

기존의 디스플레이 기슬은 마스크를 통해 특정 부분에만 유기재료를 증착시키는 방법을 사용하였으나, 기판의 크기가 커짐에 따라 공정조건에 제약이 발생하였다. 이를 해결하기 위해 최근 용액 공정에 대한 연구가 활발히 진행되고 있다. 용액 공정은 기존 진공 증착 방식과 비교하였을 때 상온, 대기압에서 증착이 가능하며 경제적이고, 대면적 균일 증착에 유리하다는 장점이 있다. 반면, 용액 공정으로 제작한 소자는 시간이 지남에 따라 점차 전기적 특성이 변하는 aging effect를 보인다. Aging effect는 용액에 포함된 C기와 OH기 기반의 불순물의 영향으로 시간의 경과에 따라서 문턱전압, subthreshold swing 및 mobility 등의 전기적 특성이 변하는 현상으로 고품질의 박막을 형성하기 위해서는 고온의 열처리가 필요하다. 지금까지 고품질 박막 형성을 위한 열처리는 퍼니스 (furnace) 장비에서 주로 이루어졌는데, 시간이 오래 걸리고, 상대적으로 고온 공정이기 때문에 유리, 종이, 플라스틱과 같은 다양한 기판에 적용하기 어렵다는 단점이 있다. 따라서, 본 연구에서는 $100^{\circ}C$ 이하의 저온에서도 열처리가 가능한 microwave irradiation (MWI) 방법을 이용하여 solution-processed InGaZnO TFT를 제작하였고, 기존의 열처리 방식인 furnace로 열처리한 TFT 소자와 aging effect를 비교하였다. 먼저, solution-processed IGZO TFT를 제작하기 위해 p type Si 기판을 열산화시켜서 100 nm의 SiO2 게이트 산화막을 성장시켰고, 스핀코팅 방법으로 a-IGZO 채널층을 형성하였다. 증착후 열처리를 위하여 1000 W의 마이크로웨이브 출력으로 15분간 MWI를 실시하여 a-IGZO TFT를 제작하였고, 비교를 위하여 furnace N2 gas 분위기에서 $600^{\circ}C$로 30분간 열처리한 TFT를 준비하였다. 제작된 직후의 TFT 특성을 평가한 결과, MWI 열처리한 소자가 퍼니스 열처리한 소자보다 높은 이동도, 낮은 subthreshold swing (SS)과 히스테리시스 전압을 가지는 것을 확인하였다. 한편, aging effect를 평가하기 위하여 제작 후에 30일 동안의 특성변화를 측정한 결과, MWI 열처리 소자는 30일 동안 문턱치 전압(VTH)의 변화량 ${\Delta}VTH=3.18[V]$ 변화되었지만, furnace 열처리 소자는 ${\Delta}VTH=8.56[V]$로 큰 변화가 있었다. 다음으로 SS의 변화량은 MWI 열처리 소자가 ${\Delta}SS=106.85[mV/dec]$인 반면에 퍼니스 열처리 소자는 ${\Delta}SS=299.2[mV/dec]$이었다. 그리고 전하 트래핑에 의해서 발생하는 게이트 히스테리시스 전압의 변화량은 MWI 열처리 소자에서 ${\Delta}V=0.5[V]$이었지만, 퍼니스 열처리 소자에서 ${\Delta}V=5.8[V]$의 큰 수치를 보였다. 결과적으로 MWI 열처리 방식이 퍼니스 열처리 방식보다 소자의 성능이 우수할 뿐만 아니라 aging effect가 개선된 것을 확인할 수 있었고 차세대 디스플레이 공정에 있어서 전기적, 화학적 특성을 개선하는데 기여할 것으로 기대된다.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.25 no.7
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• pp.521-524
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• 2012

We report on variations of electrical properties with different active layer thickness and post-annealing temperature in amorphous In-Ga-Zn-O (IGZO) thin-film transistors (TFTs). In particular, subthreshold swing (SS) of the IGZO-TFTs was improved as increasing the active layer thickness at an given post-annealing temperature, accompanying the negative shift in turn-off voltage. However, as increasing post-annealing temperature, only turn-off voltage was shifted negatively with almost constant SS value. The effect of the active layer thickness and post-annealing temperature on electrical properties, such as SS, field effect mobility and turn-off voltage in IGZO-TFTs has been explained in terms of the variation of trap density in IGZO channel layer and at gate dielectric/IGZO interface.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.05a
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• pp.445-447
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• 2016

Performance comparison between Tunneling Field-Effect Transistors (TFETs) was examined when three types of device parameter of double-gate TFET (DG-TFET) and single-gate TFET (SG-TFET) are varied. When the channel length is over 30 nm, silicon thickness is below 20 nm, and a gate insulator thickness decreases, the performance of $I_{on}$ and SS in SG-TFETs and DG-TFETs enhances. It shows that the performance of the DG-TFETs is improved than that of SG-TFETs at three types of device parameter.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.26 no.3
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• pp.177-182
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• 2013

Transparent thin film transistors (TTFT) were fabricated on $N^+$ Si wafers. $SiO_2$, $Si_3N_4/SiO_2$ and $Al_2O_3/SiO_2$ grown on the wafers were used as gate insulators. The rf magnetron sputtered zinc tin oxide (ZTO) films were adopted as active layers. $N^+$ Si wafers were wet-oxidized to grow $SiO_2$. $Si_3N_4$ and $Al_2O_3$ films were deposited on the $SiO_2$ by plasma enhanced chemical vapor deposition (PECVD) and atomic layer deposition (ALD), respectively. The mobility, $I_{on}/I_{off}$ and subthreshold swing (SS) were obtained from the transfer characteristics of TTFTs. The properties of gate insulators were analyzed by comparing the characteristics of TTFTs. The property variation of the ZTO TTFTs with time were observed.

• JSTS:Journal of Semiconductor Technology and Science
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• v.17 no.2
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• pp.192-198
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• 2017

In this paper, we propose a novel double gate vertical channel tunneling field effect transistor (DVTFET) with a dielectric sidewall and optimization characteristics. The dielectric sidewall is applied to the gate region to reduced ambipolar voltage ($V_{amb}$) and double gate structure is applied to improve on-current ($I_{ON}$) and subthreshold swing (SS). We discussed the fin width ($W_S$), body doping concentration, sidewall width ($W_{side}$), drain and gate underlap distance ($X_d$), source doping distance ($X_S$) and pocket doping length ($X_P$) of DVTFET. Each of device performance is investigated with various device parameter variations. To maximize device performance, we apply the optimum values obtained in the above discussion of a optimization simulation. The optimum results are steep SS of 32.6 mV/dec, high $I_{ON}$ of $1.2{\times}10^{-3}A/{\mu}m$ and low $V_{amb}$ of -2.0 V.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.126-126
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• 2011

삼차원 구조의 낸드 플래시 메모리 소자는 기존 이차원 구조의 메모리 소자를 비례 축소할 때 발생하는 단채널 효과와 간섭효과를 최소화 하면서 집적도를 높일 수 있는 장점 때문에 많은 연구가 진행되고 있다. 그러나, 삼차원 구조의 낸드 플래시 메모리 소자는 공정 과정이 복잡하고 주변 회로 연결이 어려울 뿐만 아니라 금속 접촉에 필요한 면적이 넓은 단점을 가지고 있다. 이러한 문제점을 해결하기 위해 Vertical-Stacked-Array-Transistor (VSAT) 구조를 갖는 플래시 메모리 소자가 제안되었으나, VSAT 구조 역시 드레인 전류량이 적고 program과 erase 동작 시게이트 양쪽의 전하 트랩층에 전자와 정공을 비효율적으로 포획해야 하는 문제점을 가진다. 본 연구에서는 기존의 VSAT 구조의 문제점을 개선하면서 집적도를 증가한 삼차원 구조의 고집적낸드 플래시 메모리 소자를 제안하였다. 본 연구에서 제안한 플래시 메모리 소자의 구조는 기존 VSAT 구조에서 수직 방향의 두 string 사이에 존재하는 polysilicon을 제거하고 두 string 사이에 절연막을 증착하였다. 삼차원 시뮬레이션 툴인 Sentaurus를 사용하여 이 소자의 동작특성을 시뮬레이션 하였다. 소스와 드레인 사이의 유효 채널 길이가 감소하였기 때문에 기존의 VSAT 구조를 갖는 메모리 소자에 비해 turn-on 상태의 드레인 전류가 증가하였다. 제안한 플래시 메모리 소자의 subthreshold swing (SS)가 기존의 VSAT 구조를 갖는 메모리 소자의 SS 에 비해 낮아, 소자의 스위칭 특성이 향상하였다. 프로그램 전후의 문턱전압의 변화량이 기존의 VSAT 구조를 갖는 메모리 소자에 비해 크기 때문에 멀티 레벨 동작이 가능하다는 것을 확인하였다.

• Vacuum Magazine
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• v.3 no.3
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• pp.15-18
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• 2016

In future wearable electronic systems, 3-dimensional (3D) devices have attracted much attention due to their high density integration and low-power functionality. Among 3D devices, gate-all-around (GAA) nanowire transistor provides superior gate controllability, resulting in suppressing short channel effect and other drawbacks in 2D metal-oxide-semiconductor field-effect transistor (MOSFET). Silicon nanowires (SiNWs) are the most promising building block for GAA structure device due to their compatibility with the current Si-based ultra large scale integration (ULSI) technology. Moreover, the theoretical limit for subthreshold swing (SS) of MOSFET is 60 mV/dec at room temperature, which causes the increase in Ioff current. To overcome theoretical limit for the SS, it is crucial that research into new types of device concepts should be performed. In our present studies, we have experimentally demonstrated feedback FET (FBFET) and tunnel FET (TFET) with sub-60 mV/dec based on SiNWs. Also, we fabricated SiNW based complementary TFET (c-TFET) and SiNW complementary metal-oxide-semiconductor (CMOS) inverter. Our research demonstrates the promising potential of SiNW electronic devices for future wearable electronic systems.