• 전기전자학회논문지
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• 제15권2호
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• pp.129-133
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• 2011

A spread spectrum clock generation is an efficient way to reduce electro-magnetic interference (EMI) radiation in modern mixed signal chip systems. The proposed circuit generates the spread spectrum clock by directly injecting the modulation voltage into the voltage-controlled oscillator (VCO) current source for SATA II. The resulting 33KHz modulation profile has a Hersey-Kiss shape with a rounded peak. The chip has been fabricated using $0.18{\mu}m$ CMOS process and test results show that the proposed circuit achieves 0.509% (5090ppm) down spreading at 1.5GHz and peak power reduction of 10dB. The active chip area is 0.36mm ${\times}$ 0.49mm and the chip consumes 30mW power at 1.5GHz.

• 전기전자학회논문지
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• 제15권1호
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• pp.23-28
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• 2011

본 논문에서는 CMOS 회로를 이용한 스프레드 스펙트럼 클록 발생기(SSCG)를 제안하고 구현하였다. 지연고정루프(DLL)의 저역통과필터(LPF)에 스프레드 스펙트럼 클럭 변조 로직에 의해 조절되는 전하펌프를 연결하여 전압 제어지연로직(VCDL)에 가해지는 제어전압을 조절함으로써 주파수의 변화를 유도하는 방법을 사용하였다. 이와 같은 구조에서는 변조 비율을 조절하기 위한 부가적인 회로가 필요없기 때문에 레이아웃 면적이 작아지게 되고 전력소모가 작아지는 장점을 갖는다. 스프레드 스펙트럼 클록 발생기는 UMC 0.25um 공정을 이용하여 시뮬레이션 및 레이아웃을 수행하였으며 전체 면적은 290um${\times}$120um^2 이다.

• IEIE Transactions on Smart Processing and Computing
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• 제3권6호
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• pp.404-409
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• 2014

This paper presents a Spread Spectrum Clock Generator (SSCG) based on Relaxation oscillator using Up/Down Counter. The current is controlled by a counter and the spread spectrum of the Relaxation Oscillator. A Relaxation Oscillator with temperature compensation using the BGR and ADC is presented. The current to determine the frequency of the Relaxation Oscillator can be controlled. The output frequency of the temperature can be compensated by adjusting the current according to the temperature using the code that is the output from the ADC and BGR. EMI Reduction of SSCG is 11 dB, and Spread down frequency is 150 kHz. The current consumption is $600{\mu}A$ from 5V and the operating frequency is from 2.3 MHz to 5.75 MHz. The rate of change of the output frequency with temperature was approximately ${\pm}1%$. The SSCG is fabricated in a 0.35um CMOS process with active area $250um{\times}440um$.

• 대한전자공학회논문지SD
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• 제47권10호
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• pp.7-13
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• 2010

본 논문에서는 전자기파 장애(EMI)의 감소를 위한 위상 보간기 기반의 새로운 스프레드 스펙트럼 클락 발생기(SSCG)를 제시한다. 제안하는 SSCG는 낮은 설계 복잡도와 저전력 및 작은 칩면적을 갖으며 삼각 주파수 변조를 이루기 위해 디지털적으로 조절 가능한 위상 보간 방식을 사용하였다. 이 새로운 SSCG는 듀티 싸이클 왜곡 없이 200MHz에서 ${\pm}2%$의 센터-스프레드 스펙트럼 범위를 갖는 시스템 클락을 발생시킬 수 있다. 이 위상 보간기 기반의 SSCG 회로는 200MHz에서 약 5.0 mW의 전력을 소모하고, 0.18-um 1.8-V CMOS 공정을 사용하여 설계하여 검증하였으며 $0.092mm^2$의 칩 면적을 차지한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.282-290
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• 2013

This paper describes a spread spectrum clock generator (SSCG) circuit for DisplayPort 1.2 standard. A Hershey-Kiss modulation profile is generated by dual sigma-delta modulators. The structure generates various modulation slopes to shape a non-linear modulation profile. The proposed SSCG for DisplayPort 1.2 generates clock signals with 5000 ppm down spreading with a Hershey-Kiss modulation profile at three different clock frequencies, 540 MHz, 270 MHz and 162 MHz. The measured peak power reduction is about 15.6 dB at 540 MHz with the chip fabricated using a $0.13{\mu}m$ CMOS technology.

• 전기전자학회논문지
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• 제17권4호
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• pp.537-543
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• 2013

본 논문에서는 불연속 주파수 변조 기법을 사용하는 낮은 EMI 분산 스펙트럼 클록 발생기 (SSCG)를 제안한다. 제안된 SSCG는 높은 변조폭을 갖는 삼각 주파수 변조 기법을 사용한다. SSCG의 최대 시간 구간 오차 (MTIE)가 제한 기준을 넘어서면 SSCG의 출력 주파수가 분주기를 거쳐 시간 구간 오차 (TIE)의 값을 감소시킨다. 이러한 불연속 주파수 변조 기법은 주어진 MTIE 제한 기준 내에서 전자기 방사를 효과적으로 감소시킬 수 있다. 이 방법은 일반적인 SSCG보다 전자기 방사를 18.5dB 더 개선하였다.

• 한국전자파학회논문지
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• 제27권12호
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• pp.1097-1104
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• 2016

적외선 카메라는 Mil-Std-461 항목 중 복사성 방사 잡음 시험, RE-102의 규격 만족에 어려움을 겪는다. 특히 무인항공기용 전자장비의 경우 차폐 케이블을 사용하지 않아 전자기적합성 규격 만족이 어려워 적절한 대응 설계가 필요하다. 무인정찰기용 적외선 카메라의 RE-102 시험 중 50~200 MHz 대역에서 30 dBuV/m 이상 규격을 초과하는 방사 잡음을 확인하였다. Pcb em scan 결과, 디지털 제어 신호 클록의 체배 주파수에 의한 첨두 잡음 발생을 확인하였고, 카메라의 제어 클록에 3 % 다운 스프레딩 방식의 확산 스펙트럼 클록 생성기를 적용하여 방사 잡음이 최대 22.9 dBuV/m 감소함을 확인하였다.

• 한국통신학회논문지
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• 제14권2호
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• pp.164-176
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• 1989

본 논문에서는 종래부터 연구되어 왔던 SS(Spread Specturm) 통신방식을 재검토하고 그의 문제점을 제기한 다음 해결방법의 하나로 PNCPM(Pseudo Noise Code Polarity Modulation) 방식을 제안하였다. 그리고 제안된 PNCPM 방식이 비동기검파방식에서 간단한 하드웨어(Hardware) 구성으로 데이터를 후레임(Frame)마다 쉽게 복조할 수 있음을 나타내고 CCD(Charge Couled Device) 상관기에 변복조방식과 장치구성 및 SSMA(Spread Spectrum Multiple Acces)에 응용하는 것을 제안하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.425-435
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• 2016

This paper describes a spread-spectrum clock generation method by utilizing a ${\Delta}{\Sigma}$ digital PLL (DPLL) which is solely based on binary phase detection and does not require a linear time-to-digital converter (TDC) or other linear digital-to-time converter (DTC) circuitry. A 1-bit high-order ${\Delta}{\Sigma}$ modulator and a hybrid finite-impulse response (FIR) filter are employed to mitigate the phase-folding problem caused by the nonlinearity of the bang-bang phase detector (BBPD). The ${\Delta}{\Sigma}$ DPLL employs a two-point modulation technique to further enhance linearity at the turning point of a triangular modulation profile. We also show that the two-point modulation is useful for the BBPLL to improve the spread-spectrum performance by suppressing the frequency deviation at the input of the BBPD, thus reducing the peak phase deviation. Based on the proposed architecture, a 3.2 GHz spread-spectrum clock generator (SSCG) is implemented in 65 nm CMOS. Experimental results show that the proposed SSCG achieves peak power reductions of 18.5 dB and 11 dB with 10 kHz and 100 kHz resolution bandwidths respectively, consuming 6.34 mW from a 1 V supply.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.68-73
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• 2009

본 논문에서는 CMOS 회로를 이용하여 디스플레이포트(DisplayPort)에 사용 가능한 스프레드 스펙트럼 클록 발생기(SSCG)를 제안하고 구현하였다. 스프레드 스펙트럼 클록 발생기를 1-1 MASH 시그마-델타 변조기(Sigma-delta modular)를 이용한 분수형 분주기를 사용하여 분주비를 변화시켜 확산시키는 구조를 사용하였다. MASH 1-1 시그마-델타 변조기를 사용하게 되면 회로구성이 용이해지고 면적일 줄일 수 있는 장점이 있다. 시그마 델타 변조기를 이용한 스프레드스펙트럼 생성기의 장점은 확산비율과 변조율을 시그마 델타 변조기의 입력 값을 변조하여 정확하게 조절할 수 있다는 것이다. 확산비율과 변조율은 디스플레이포트 표준 스펙에 만족되도록 설계하였고, 디스플레이포트 링크심볼클록인 270MHz/162MHz 듀얼 모드 클록에서도 만족하도록 설계하였다. 그리고 변조파형은 33KHz의 삼각파의 형태를 취하고 있고, 0.25%의 다운스프레드 스펙트럼 클록이 발생한다. 스프레드 스펙트럼 클록 발생기의 세부 설계블록들은 모두 풀커스텀 방식으로 설계하였다. 또한 0.18$\mu$m 1P-6M CMOS 공정을 사용하여 설계 및 제작되었으며, 레이아웃 된 전체 블록의 면적은 0.620mm $\times$ 0.780mm이었다. 칩 측정결과 디스플레이포트 동작기준을 잘 만족함을 보였다.