• 정보처리학회논문지A
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• 제8A권4호
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• pp.439-446
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• 2001

현재 대부분의 병렬 알고리즘은 동기 알고리즘으로 올바른 계산을 위해서는 프로세서들의 동기화와 부하균형이 필수적이다. 만일 부하균형이 불가능하거나 이질적 클러스터처럼 각 프로세서의 성능이 다른 경우, 연산은 가장 느린 프로세서의 성능에 의해 결정된다. 비동기 반복법은 이런 문제를 해결하는 하나의 방안으로 각광받고 있으나, 현재까지의 연구는 비교적 구현이 쉬운 공유 메모리 시스템을 사용한 것이었다. 본 논문에서는 분산 메모리 환경에서 초대형 선형 시스템 문제를 풀기 위해, 빠른 프로세서의 유휴 시간을 최대한 줄임으로써 전체적으로 성능을 향상시키는 비동기 병렬 알고리즘을 제안하고 이를 클러스터에 구현하였다.

• 전자공학회논문지S
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• 제35S권3호
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• pp.1-8
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• 1998

In this paper, we propose a Neural Call Admission Control (CAC) method using a Sparse Distributed Memory(SDM). CAC is a key technology of TM network traffic control. It should be adaptable to the rapid and various changes of the ATM network environment. conventional approach to the ATM CAC requires network analysis in all cases. So, the optimal implementation is said to be very difficult. Therefore, neural approach have recently been employed. However, it does not mett the adaptability requirements. because it requires additional learning data tables and learning phase during CAC operation. We have proposed a neural network CAC method based on SDM that is more actural than conventioal approach to apply it to CAC. We compared it with previous neural network CAC method. It provides CAC with good adaptability to manage changes. Experimenatal results show that it has rapid adaptability and stability without additional learning table or learning phase.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 학술대회 논문집 전문대학교육위원
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• pp.134-140
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• 2001

Parallel processing has the potential to be cost effectively used on computationally intense power system problems. But this technology is not still available is not only parallel computer but also parallel processing scheme. Testing these algorithms to ensure accuracy, and evaluation of their performance is also an issue. Although a significant amount of parallel algorithms of power system problem have been developed in last decade, actual testing on processor architectures lies in the beginning stages. This paper presents the parallel processing algorithm to supply the base being able to treat power flow by newton's method by the distributed memory type parallel computer. This method is to assign and to compute teared blocks of sparse matrix at each parallel processors. The testing to insure accuracy of developed method have been done on serial computer by trying to simulate a parallel environment.

• 정보처리학회논문지B
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• 제8B권1호
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• pp.105-113
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• 2001

최근 축약 분산 기억 장치(SDM)가 적응적 문제 해결 능력과 하드웨어화의 용이성으로 인해 현실성이 있는 신경망의 한 모델로 제안되었다. 그러나 다층 인식자의 개별 뉴런이 선형 또는 비선형 결정 함수로 해 공간을 이분하고 그들이 다양하게 결합함으로써 일반적인 문제 해결 능력을 갖는데 비해, 축약 분산 기억 장치의 뉴런은 해 공간에서 자신을 중심으로 한 일정 반경 영역을 안과 밖으로 이분하고 이들을 단순하게 합하므로써, 해 공간이 실수 공간과 같이 크기 관계를 갖는 경우 비효율적인 모델로 된다. 본 논문에서는 이러한 축약 분산 기억 장치의 특성과 그 원인을 규명하고, 문제의 해 공간이 단조 증가 또는 감소 결정 함수로 양분되는 경우, 기존의 축약 분산 기억 장치에 크기 비교 과정을 도입함으로써, 주어진 문제를 효율적으로 해결할 수 있는 수정된 축약 분산 기억 장치 모델을 제안한다. 아울러 제안된 모델을 ATM망에서의 호 수락 제어 과정에 적용한 예를 보인다.최근 축약 분산 기억 장치(SDM)가 적응적 문제 해결 능력과 하드웨어화의 용이성으로 인해 현실성이 있는 신경망의 한 모델로 제안되었다. 그러나 다층 인식자의 개별 뉴런이 선형 또는 비선형 결정 함수로 해 공간을 이분하고 그들이 다양하게 결합함으로써 일반적인 문제 해결 능력을 갖는데 비해, 축약 분산 기억 장치의 뉴런은 해 공간에서 자신을 중심으로 한 일정 반경 영역을 안과 밖으로 이분하고 이들을 단순하게 합하므로써, 해 공간이 실수 공간과 같이 크기 관계를 갖는 경우 비효율적인 모델로 된다. 본 논문에서는 이러한 축약 분산 기억 장치의 특성과 그 원인을 규명하고, 문제의 해 공간이 단조 증가 또는 감소 결정 함수로 양분되는 경우, 기존의 축약 분산 기억 장치에 크기 비교 과정을 도입함으로써, 주어진 문제를 효율적으로 해결할 수 있는 수정된 축약 분산 기억 장치 모델을 제안한다. 아울러 제안된 모델을 ATM망에서의 호 수락 제어 과정에 적용한 예를 보인다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2000년도 추계학술대회 학술발표 논문집
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• pp.480-483
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• 2000

공학의 많은 응용분야에서 큰 회소 행렬(Large Sparse Matrices)에 대한 가장 작거나 또는 가장 큰 고유치(Eigenvalues)들을 요구하게 되는데, 이때 많이 이용되는 것은 Krylov Subspace로의 Projection방법이다. 대칭 행렬에 대해서는 Lanczos방법을, 비대칭 행렬에 대해서는 Biorhtogonal Lanczos방법을 이용할 수 있다. 이러한 기존의 알고리즘들은 새롭게 제안되는 병렬처리 시스템에서 효과적이지 못하다. 많은 프로세서를 가지는 병렬처리 컴퓨터 중에서도 분산 기억장치 시스템(Distributed Memory System)에서는 프로세서들 사이의 Data Communication에 필요한 시간을 줄이도록 해야한다. 본 논문에서는 기존의 Lanczos 알고리즘을 수정함으로써, 알고리즘의 동기점(Synchronization Point)을 줄이고 병렬화를 위한 입상(Granularity)을 증가시켜서 MPP인 Cray T3E에서 Data Communication에 필요한 시간을 줄인다. 많은 프로세서를 사용하는 경우 수정된 알고리즘이 기존의 알고리즘에 비해 더 나은 speedup을 보여준다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (2)
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• pp.354-356
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• 1998

축약 분산 기억 장치는 적응적 문제 해결 능력과 하드웨어화의 용이성으로 인해 현실성이 있는 신경망의 한 모델로 주목받고 있다. 그러나 다층 인식자의 개별 뉴론이 선형의 결정 함수로 해 공간을 이분하고 그들이 다양하게 결합하므로써 일반적인 문제 해결 능력을 갖는데 비해, 축약 분산 기억 장치의 뉴론은 해 공간에서 자신을 중심으로 한 일정 반경 영역을 안과 밖으로 이분하고 이들을 단순하게 합하므로 해 공간이 크기 관계를 갖는 경우 비효율적인 모델로 된다. 본 논문에서는 이러한 축약 분산 기억 장치의 특성과 그 원인을 규명하고 해결 방안으로써 개선된 축약 분산 기억 장치를 제안한다. 아울러 새로운 모델의 적용 예를 ATM 호 수락 제어 과정을 통해 보인다.