• JSTS:Journal of Semiconductor Technology and Science
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• 제10권1호
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• pp.45-48
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• 2010

An inter-pin skew compensation scheme is proposed, which minimizes the inter-pin skew of parallel interface induced by unequal trace length and loading of printed circuit board (PCB). The proposed scheme measures the inter-pin skew and compensates during power-up with simple hardware. The proposed scheme is applied to 3.2-Gb/s/pin DDR4 SDRAM and implemented in a 0.18 m CMOS process. The inter-pin skew is compensated in 324-cycles of 400-MHz clock and the skew is compensated to be less than 24-ps.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1998년도 하계종합학술발표회 논문집(하)
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• pp.1323-1326
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• 1998

• 한국통신학회논문지
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• 제24권6B호
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• pp.1183-1190
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• 1999

본 논문에서는 MPEG-2 비디오 인코더를 ASIC 칩으로 구현할 때, 움직임추정기와 함께 대량의 하드웨어 영역을 차지하는 프레임메모리 인터페이스를 개선한 효율적인 구조를 제시한다. 이를 위해 비디오 인코더와 듀얼 뱅크를 가지는 외부 SDRAM 사이의 인터페이스를 효율적으로 처리할 수 있도록 메모리 맵을 구성하고 메모리 액세스 타이밍을 최적화하여 내부 메모리 크기와 인터페이스 로직을 줄였다. 본 설계에는 0.5 m, CMOS, TLM(Triple Layer Metal) 표준 셀 라이브러리가 사용되었으며, 하드웨어 설계 및 검증을 위해서 VHDL 시뮬레이터와 로직 합성툴이 사용되었고, 기능 검증을 위한 테스트 벡터 생성을 위해서, C 언어로 모델링한 하드웨어 에뮬레이터가 사용되었다. 개선된 프레임 메모리 인터페이스의 구조는 기존의 구조[2-3]에 비해 58% 정도의 면적이 감소했으며, 전체 비디오 인코더에 대해서는 24.3% 정도의 하드웨어 면적이 감소되어, 프레임메모리 인터페이스가 비디오 인코더 전체의 하드웨어 면적에 대단히 심각한 영향을 미친다는 것을 결과로 제시한다.

• 한국항공우주학회지
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• 제33권11호
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• pp.115-120
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• 2005

본 논문에서는 과학기술위성 2호 대용량 메모리 유닛(Mass Memory Unit, MMU)의 시험모델(Engineering Model, EM)을 개발하고 기능 및 성능 시험한 결과를 제시하였다. 성능 구현에 필요한 로직들을 별도의 전용 칩들을 사용하지 않고 하나의 FPGA에 구현함으로써 대용량 메모리 유닛을 소형화, 경량화하고 저전력으로 사용할 수 있도록 하였다. 대용량 메모리는 2Gbits SDRAM 모듈을 사용하였으며 파일 시스템을 운용하여 지상국에서의 데이터 관리가 용이 하도록 하였다. 대용량 메모리에서 발생하는 SEU(Single Event Upset)를 극복하기 위해서 RS(207,187) 코드가 소프트웨어로 구현되어 있어서 187바이트당 10바이트의 에러를 복구할 수 있다. 또한 탑재체 데이터의 수신 성능을 검증하기 위해서 시뮬레이터를 제작 하였다.

• Journal of Astronomy and Space Sciences
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• 제29권3호
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• pp.315-320
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• 2012

We developed a mass-memory chip by staking 1 Gbit double data rate 2 (DDR2) synchronous dynamic random access memory (SDRAM) memory core up to 4 Gbit storage for future satellite missions which require large storage for data collected during the mission execution. To investigate the resistance of the chip to the space radiation environment, we have performed heavy-ion-driven single event experiments using Heavy Ion Medical Accelerator in Chiba medium energy beam line. The radiation characteristics are presented for the DDR2 SDRAM (K4T1G164QE) fabricated in 56 nm technology. The statistical analyses and comparisons of the characteristics of chips fabricated with previous technologies are presented. The cross-section values for various single event categories were derived up to ~80 $MeVcm^2/mg$. Our comparison of the DDR2 SDRAM, which was fabricated in 56 nm technology node, with previous technologies, implies that the increased degree of integration causes the memory chip to become vulnerable to single-event functional interrupt, but resistant to single-event latch-up.

• 대한전자공학회논문지SD
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• 제37권3호
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• pp.55-61
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• 2000

본 논문에서는 MPEG-2 비디오 인코더의 프레임 인터페이스 모듈에 대한 효율적인 하드웨어 구조를 제안한다. 인코더 모듈과 SDRAM 사이의 메모리 버퍼 크기를 줄이기 위해, 한 매크로 블록에 필요한 메모리액세스 시간을 dual-bank 동작과 버스트 길이 변화를 사용하여 필요 클럭 수를 최소화 한다. 이 최소화된 메모리 액세스 방법으로 인해 남는 클럭 사이클을 랜덤 액세스 횟수로 할당함으로써, 내부버퍼 크기, 데이터버스의 폭과 제어논리회로의 크기를 줄일 수 있었다. 제안된 프레임 메모리 모듈은 54㎒의 주파수에서 동작하며 설계된 라이브러리는 VTI/sup тм/ 0.5㎛ CMOS TLM 표준셀공정을 사용하였다. 제안된 구조를 C-code하드웨어 모델에 의해 생성된 테스트 벡터와 합성된 회로의 모의실험 결과를 비교함으로써 검증하였다. 제안된 구조의 버퍼 면적은 기존 구조의 버퍼 면적의 40%로 줄일수 있었다.

• 한국정보통신학회논문지
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• 제15권1호
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• pp.175-182
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• 2011

본 논문은 비디오 처리를 위한 SoC 내에서 다수 개의 프로세싱 블록(마스터)들을 처리할 수 있는 고성능의 메모리 제어기를 설계하였다. 메모리 제어기는 마스터 중재기에 의해 중재되며 이것은 메모리 접근을 요구하는 마스터들의 요구 신호를 받아 데이터를 전송하는 역할을 해주게 된다. 구현된 메모리 제어기는 마스터 선택기, 마스터 중 재기, 메모리 신호 생성기, 명령어 디코더, 데이터 버스, 그리고 메모리 신호 생성기로 구성된다. 제안한 메모리 제어기는 VHDL을 이용하여 설계하였고, 삼성의 메모리 모델을 이용하여 동작을 검증하였다. FPGA 합성 및 검증을 위해서는 ATERA사의 Quartus II를 이용하였고, 구현된 하드웨어는 Cyclone II 칩을 사용하였다. 시뮬레이션을 위해서는 Cadence사의 ModelSim을 이용하였고, FPGA 환경에서 174.28MHz의 주파수로 동작하여, SDRAM의 규격을 모두 만족할 수 있었다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.57-62
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• 2011

본 논문에서는 H.264, MPEG-2, MPEG-4, AVS, VC-1 코덱 표준의 가변 길이 복호화와 역 영자화가 가능한 MF-VLD(Multi-Format Variable Length Decoder)의 효율적인 구조에 대한 설계 방법을 제안 한다. 제안하는 MF-VLD는 MPSOC(Multiprocessor System on Chip)에 적합한 구조로 설계되었으며, 역 양자화된 데이터에 대해서 bit-plane알고리즘을 적용하여 AHB 버스의 폭을 줄였고, 내부 메모리의 사용량을 최소화 하기 위해 외부 SDRAM을 사용하였다. 또한, 코덱의 가변길이 복호화 모듈을 분리 가능한 구조로 설계하여 상황에 따라 가변길이 복호화 모듈에 대한 추가 및 제거가 용이 하도록 하였다. 설계된 MF-VLD는 0.18 ${\mu}m$ 공정에서 200 MHz의 속도로 동작하며, 사이즈는 약 657 K 게이트 이고, 사용되는 메모리는 약 27K 바이트 이다.

• 한국정보통신학회논문지
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• 제13권8호
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• pp.1653-1658
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• 2009

SoC(System on a Chip)는 버스 아키텍처 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같이 데이터 트랜잭션을 발생시키는 블록이고, 슬레이브는 SRAM, SDRAM, 레지스터 등과 같이 데이터 트랜잭션에 응답하는 블록이다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 SoC의 성능이 크게 바뀔 수 있다. 본 논문에서 우리는 아비터에 대해 TLM(Tranction Level Model) 방법을 이용하여 다양한 중재 방식의 특성을 비교하였다. 일반적으로 사용되는 중재방식으로는 fixed priority 방식, round-robin 방식, TDMA 방식, Lottery bus 방식 등이 있는데, 이 중재 방식들의 장점과 단점을 분석하였다.

• 한국컴퓨터산업학회논문지
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• 제2권2호
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• pp.211-218
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• 2001

본 논문에서는 동영상 부호화기에서 프레임 메모리 인터페이스의 하드웨어 구현을 위해 기존의 DRAM이 아닌 SDRAM을 사용하여 효율적인 메모리 맵의 구조를 제안한다. 동일한 버스에서도 효과적인 메모리 맵과 내부 버퍼 크기를 줄여 하드웨어 복잡도을 개선하고 내부 로직을 간략화하여 면적을 최소화하였다. 기존의 시스템은 매크로 블록 단위로 메모리에 저장하고 다시 출력을 위해서 랜덤하게 저장되어 있는 데이터를 액세스하여 많은 시간을 소비한다. 따라서 데이터를 라인 단위로 저장 및 처리하므로 메모리의 엑세스 시간을 효과적으로 줄일 수 있는 방법을 제시하였다.