• 전자공학회논문지
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• 제51권4호
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• pp.193-200
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• 2014

본 논문에서는 방사성 의약품의 자동합성장치에 사용되는 단채널 감마선 분광기를 보드 형태로 설계, 제작하고 그 특성을 측정 분석하였다. 감마선 검출을 위해 CZT (CdZnTe) spear 검출기를 이용하였고 아날로그 방식을 적용한 신호처리 보드의 형태로 감마선 분광기를 제작하였다. 측정을 위하여 방사성 물질인 Co-60을 시료로 사용하였으며, 최대 1173keV까지의 감마선 에너지 스펙트럼을 얻을 수 있었다. 아날로그 보드는 CZT spear 검출기에서 감마선을 검출하여 출력하는 신호를 적절히 변화시켜주기 위한 SF (shaping filter) 및 PHA (peak and hold amplifier)와 수치화된 감마선 신호 데이터를 계산하기 위한 ADC(analog to digital converter)와 FPGA (field programmable gate array)로 구성되었다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.195-202
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• 2004

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다.

• 한국철도학회논문집
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• 제10권6호
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• pp.645-649
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• 2007

접지시스템은 고장전류를 대지로 방출시켜 대지전위상승을 억제하는 역할을 한다. 본 논문에서는 넓은 주파수 범위에서 접지임피던스를 분석하기 위하여 서지임피던스측정기를 설계 제작하였다. 본 측정기는 서지발생회로, 고속 샘플/홀드회로 및 주변 전자회로로 구성되어 있으며, 서지발생치고는 상승시간 $50ns\sim500ns$ 범위에서 최대 5kV까지 발생시킬 수 있다. 제작한 서지임피던스 측정기는 심타접지극으로 구성된 접지계에서 실질적 평가가 수행되었다. 실험 결과로부터 접지계의 서지임피던스는 인가전압의 상승시간에 따라 증가하는 경향을 나타내므로, 접지임피던스는 여러가지 고속의 서지파형으로 평가되어야함을 확인하였다.

• 한국전자파학회논문지
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• 제21권5호
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• pp.510-518
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• 2010

본 논문에서는 UHF 대역(380~910 MHz)의 간이 무선 및 TRS(Trunked Radio System) 단말기에서 이용 가능한 CFL(Cartesian Feedback Loop) 선형화 칩을 Si 기반의 $0.6\;{\mu}m$ BiCMOS 공정을 이용하여 설계 및 제작한 결과를 보였다. 단말기의 송신 전력을 가변하기 위한 이득 제어 회로를 궤환 경로뿐만 아나라 순방향 경로에도 삽입함으로써 CFL의 안정성을 일정하게 유지하도록 하였으며, 무전기 PTT(Push-To-Talk) 동작에 적합하고 구현이 용이한 S/H(Sample & Hold) 구조를 이용한 DC-offset 제거 기능을 구현하였다. 송신 시험 결과, CQPSK(Compatible QPSK) 신호 인가 시, PEP(Peak Envelope Power) 3 W(34.8 dBm) 출력에서 FCC의 방사 마스크 규격을 만족함을 확인하였으며, Two-tone 인가 시, 30 dB 이상의 3차 IMD 성분 개선을 확인하였다.

• 전자공학회논문지SC
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• 제46권1호
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• pp.76-81
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• 2009

본 논문에서는 새로운 방법의 채널 시간 공유 Subranging ADC를 제안한다. 기존 Subranging ADC의 경우, 상위 비교기 블록과 하위 비교기 블록이 각각 존재 하여 면적과 파워소비가 단점을 지니고 있다. 제안하는 Subrangin ADC는 기존 Subranging ADC와 비슷하나 가장 큰 특징은 하위 ADC의 비교기가 존재하지 않는다. 하위 ADC의 비교기가 존재하지 않는 대신에 Control Switch(CS)를 사용하여 상위 ADC의 비교기를 시간차이를 두고 공유하는 형식을 보여주고 있다. 제안하는 ADC는 하위단의 비교기 블록을 제거하고 상위단의 비교기 블록과 공유하므로 기존 Subranging ADC보다 컴페레이터 숫자를 반으로 줄이며 따라서 칩 전체 면적을 40% 가량 줄인다. 동작 특성을 확인하기 위하여 $0.18{\mu}m$ 1P6M Technology 이용하여 제안된 방법으로 8bit ADC를 설계하였다. 시뮬레이션 결과, 전원전압 1.8V에서 8bit 80MS/s 특성 그리고 10mW의 낮은 전력 소모의 특성을 나타내었다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.65-73
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• 2006

본 논문에서는 각종 지능형 센서, control system 및 battery-powered system 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 시스템을 위한 14b 200KS/s $0.87mm^2$ 1.2mW 0.18um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 해상도 및 속도 사양을 만족시키면서, 동시에 면적을 최소화하기 위해 입력단 샘플-앤-홀드 앰프를 전혀 사용하지 않는 알고리즈믹 구조를 채택하였으며, 전체 ADC의 전력소모를 최소화하기 위해 핵심 아날로그 회로 부분에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 제안하였고, multiplying D/A 변환기에는 클록 선택적인 샘플링 커패시터스위칭 기법을 적용하였다. 또한, 초저전력 온-칩 기준 전류 및 전압 발생기를 제안하여 전체 ADC의 전력소모를 최소화하였다. 제안하는 시제품 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.98LSB 및 15.72LSB 수준을 보인다. 또한, 200KS/s의 동작 속도에서 SNDR 및 SFDR이 각각 최대 54dB, 69dB이고, 전력 소모는 1.8V 전원 전압에서 1.2mW이며 제작된 ADC의 칩 면적은 $0.87mm^2$이다

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.37-47
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• 2006

본 논문에서는 Digital Video Broadcasting (DVB), Digital Audio Broadcasting (DAB) 및 Digital Multimedia Broadcasting (DMB) 등과 같이 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 무선 통신 시스템을 위한 10b 25MS/s $0.8mm^2$ 4.8mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 해상도 및 속도 사양을 만족시키면서 동시에 면적 및 전력 소모를 최소화하기 위해 2단 파이프라인 구조를 사용하였으며, 스위치 기반의 바이어스 전력 최소화 기법(switched-bias power reduction technique)을 적용하여 전체 전력 소모를 최소화하였다. 입력단 샘플-앤-홀드 증폭기는 낮은 문턱전압을 가진 트랜지스터로 구성된 CMOS 샘플링 스위치를 사용하여 10비트 이상의 해상도를 유지하면서, Nyquist rate의 4배 이상인 60MHz의 높은 입력 신호 대역폭을 얻었으며, 전력소모를 최소화하기 위해 1단 증폭기를 사용하였다. 또한, Multiplying D/A 변환기의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 사용하여 바이어스 전류를 제어함으로써 10비트의 해상도에서 응용 분야에 따라서 25MS/s 뿐만 아니라 10MS/s의 동작 속도에서 더 낮은 전력 사용이 가능하도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며 측정된 최대 DNL 및 INL은 각각 0.42LSB 및 0.91LSB 수준을 보인다. 또한, 25MS/s 및 10MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56dB, 65dB이고, 전력 소모는 1.2V 전원 전압에서 각각 4.8mW, 2.4mW이며 제작된 ADC의 칩 면적은 $0.8mm^2$이다.