• 전자공학회논문지B
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• 제31B권3호
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• pp.53-59
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• 1994

A new fully differential sample-and-hold circuit which can effectively compensate the offset voltage of an operational amplifier and the charge injection of a MOS switch is presented. The proposed circuit shows a true sample-and-hold function without a reset period or an input-track period. The prototype fabricated using a 1.2$\mu$m double-polysilicon CMOS process occupies an area of 550$\mu$m$\times$288$\mu$m and the error of the sampled ouput is 0.056% on average for 3V input at DC.

• 대한전자공학회논문지SD
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• 제49권4호
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• pp.7-14
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• 2012

X-ray용 CMOS 영상 센서의 대조 해상도는 신호처리부 첫 단의 sample-and-hold 회로에서 단일 MOS 스위치를 사용하거나 이를 개선한 bootstrapped clock circuit을 스위치로 사용할 경우에도 높은 신호에서 제한되는 문제를 가지고 있다. Bootstrapped clock circuit을 이용하는 sample-and-hold 회로가 charge injection 현상으로 인해 sample 신호의 왜곡을 일으키기 때문이다. 본 논문에서는 계산을 통해 필요로 하는 범위의 L(Inductor)값 구현을 위해 표준 CMOS 공정에서 구현 가능한 micro-inductor를 3차원 구조로 설계하였고, 이를 이용하여 센서의 대조 해상도 혹은 ENOB(Effective number of bit)값이 향상된 sample-and-hold 회로를 제안하였다. 0.35 um CMOS 공정에서 BCC를 이용해 설계된 sample-and-hold 회로에 최적화된 L 값을 갖는 micro-inductor를 추가하여 ENOB가 17.64 bit에서 18.34 bit로 약 0.7 bit의 해상도 상승을 시뮬레이션으로 검증하였다. 제안된 micro-inductor 방법은 고해상도를 필요로 하는 mammography의 경우 환자가 받는 방사선량을 줄이는 효과가 있을 것으로 기대한다.

• 한국정보통신학회논문지
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• 제17권10호
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• pp.2380-2386
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• 2013

이 논문에서는 2차-RC 필터와 sample-hold 커패시터로 구성된 루프필터와 단방향 전하펌프를 가진 위상고정루프를 제안하였다. 제안된 위상고정루프의 목적은 전하펌프의 전류 불일치에 의한 기준 신호 의사 잡음을 개선 한다는 것이다. 또한 이를 통하여 위상 잡음 특성도 개선하였다. 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하였고 회로의 동작을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.545-548
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• 2004

The paper describes the design of high-speed, high-resolution Sample-and-Hold circuit which shows the conversion rate 80MHz and the power supply of 3.3v with 0.35um CMOS 2-poly 4-metal process for high-speed, high resolution Analog-to-Digital Converter. For improving Dynamic performance of Sample-and-Hold, Two Double bootstrap switch and high performance operational amplifier with gain booster, which are used. and For physical stability of Sample and Hold circuit, reduces excess voltage of gate in bootstrap switch. Simulation results using HSPICE shows the SFDR of 71dB, 75dB in conversion rate of 80MHz result for two inputs(0.5Vpp, 10MHz and 1Vpp, 10MHz) and the power dissipation of 48mW at single 3.3V supply voltage.

• 전자공학회논문지
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• 제53권10호
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• pp.27-33
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• 2016

본 논문은 초퍼 안정화기법을 적용한 저잡음 증폭기를 제안한다. 초퍼 안정화기법은 CMOS 증폭기의 저주파수 대역 오프셋과 플리커 잡음을 감소시키는 효과적인 기법이다. 기존의 초퍼 증폭기는 초퍼로 인해 발생되는 초핑 스파이크를 제거하기 위해 Low Pass Filter(LPF)를 사용하기 때문에 저항과 커패시터가 큰 면적을 차지한다는 단점을 가지고 있다. 제안된 초퍼 증폭기는 LPF 대신 샘플 앤 홀드 방식의 초핑 스파이크 제거 회로를 사용하여 적은 전압감쇄에서 36%, 면적에서 11%의 이득을 얻을 수 있다.

• 전자공학회논문지A
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• 제33A권6호
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• pp.239-247
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• 1996

The accuracy of sample-and-hold amplifiers (SHA's) empolying a CMOS process in limited by nonideal factors such as linearity errors of an op amp and feedthrough errors of switches. In this work, after some linearity improvement techniques for an op amp are discussed, three different SHA's for video signal processing are designed, simulated, and compared. The CMOS SHA design techniques with a 12-bit level accuracy are proposed by minimizing cirucit errors based on the simulated results.

• 전기전자학회논문지
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• 제13권4호
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• pp.9-14
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• 2009

이 논문에서는 혼성 신호 집적회로 상의 온칩 전원전압 잡음을 측정하는 회로에 대해 기술하였다. 온칩 상의 전원전압 잡음을 측정함으로서 잡음이 아날로그 회로에 미치는 영향을 확인하고 이를 보상하는 정보로도 사용할 수 있다. 이 회로는 동일하지만 독립적인 두 개의 채널로 구성되어 있다. 각 채널은 샘플 앤 홀드와 전압 제어 발진기를 포함한 주파수-디지털 변환 블록으로 구성되어 있다. 간단한 아날로그-디지털 변환 방법을 사용해서 시간 기준 전압 정보와 주파수 기준 전력 스펙트럼 밀도를 얻을 수 있다. 버퍼는 넓은 대역폭을 갖는 유닛 게인 버퍼로 동작하고, 전압 제어 발진기는 해상도를 높이기 위한 높은 증폭도를 가지고 있다. 이 회로는 0.18um CMOS 공정으로 설계되었으며 측정된 해상도는 2.06mV/count 이다. 전원잡음 측정회로는 15mW의 전력을 소모하며 $0.768mm^2$의 면적을 차지한다.

• 전기전자학회논문지
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• 제24권3호
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• pp.719-726
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• 2020

능동형 유기 발광 다이오드의 픽셀 노화를 보상하기 위한 문턱 전압 감지 회로가 제안된다. 제안된 문턱 전압 감지 회로는 샘플-홀드 회로와 10비트의 해상도를 가지는 단일 입력 축차 근사형 아날로그-디지털 변환기로 구성된다. 각 샘플-홀드 회로의 스케일 다운 변환기와 단일-차동 변환기를 가지는 가변 이득 증폭기를 제거하기 위해 단일 입력 축차 근사형 아날로그-디지털 변환기를 위한 중간 기준 전압 보정과 입력 범위 보정이 수행된다. 제안된 문턱 전압 감지 회로는 1.8V 공급 전압의 180nm CMOS 공정을 사용하여 설계된다. 단일 입력 축차 근사형 아날로그-디지털 변환기로의 유효 비트와 전력 소모는 각각 9.425비트와 2.83mW이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.35-38
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• 2018

본 논문에서는 DC 유형의 에너지 하베스팅을 위한 저전력 MPPT 인터페이스 회로를 설계하였다. 제안된 회로는 크게 MPPT controller, bias generator, voltage detector로 구성된다. MPPT controller는 schmitt trigger로 구성된 MPG(MPPT Pulse Generator)와 에너지 유형(빛, 열)에 따라 동작하는 logic gate와 sample/hold 회로로 구성된다. Bias generator는 beta multiplier 구조를 적용하여 설계되었으며, voltage detector는 bulk-driven comparator와 2단 buffer를 이용하여 설계되었다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정으로 설계하였다. 모의실험 결과 설계된 회로는 3V 이내의 입력전압에서 100nA보다 작은 전류를 소모하며, 최대 전력효율은 99.7%이다. 설계된 회로의 칩 면적은 $1151{\mu}m{\times}940{\mu}m$이다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2019년도 전력전자학술대회
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• pp.402-403
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• 2019

2개의 S/H (Sample and Hold)회로를 내장한 ADC (Analog to Digital converter)는 전동기의 3상 전류를 동시점에서 샘플링(sampling)할 수 없다. 또한 전류 센서 및 아날로그 신호처리 회로의 이득은 오차가 있다. 이러한 이유로 3상 측정 전류의 불평형 상태가 야기될 수 있으며 이 불평형은 전동기 전류제어에 영향을 미친다. 이 논문에서는 2개의 S/H 회로를 이용한 3상 전류 측정의 동기화 및 이득 오차의 보정 방법을 제안하고 컴퓨터 모의 실험을 통하여 제안된 방법을 검증하였다.