• 한국신뢰성학회지:신뢰성응용연구
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• 제14권2호
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• pp.103-107
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• 2014

An algorithm to get network reliability, where each link has probability of fuzzy number, is proposed. Decomposition method and fuzzy numbers arithmetic are applied to the algorithm. Pivot link is chosen one by one from start node recursively at time of decomposition, and arithmetic of fuzzy complementary numbers is included at the same time. No criteria of pivot link selection and the recursive calculation make the algorithm simple.

• 한국통신학회논문지
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• 제38A권12호
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• pp.1079-1085
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• 2013

위성 트랜스폰더의 설계에 있어서 위성체의 제한된 전원자원으로 인해 연산 알고리즘의 최소화와 하드웨어 구현에 필요한 연산 및 논리 자원의 최소화가 필수적이다. 아울러 위성의 환경에 따라 다양한 대역폭에 대한 효율적 신호처리가 요구되는데 이러한 조건들은 SDR기반의 디지털 방식 구현에 적합하다. 본 논문에서는 SDR 기반의 위성 트랜스폰더 수신부에서 반송파와 레인징 및 Command 부밴드 신호에 대해 각각의 대역과 데이터율을 가변적으로 선택 할 수 있는 하향 표본화기를 제안하였다. 제안된 하향표본화기는 한 개의 하프밴드 필터로부터 재귀적 연산구조를 통해 다수의 임의의 $2^M$-하향 표본화된 신호를 얻을 수 있으며, 연산량 및 구현에 따르는 논리자원을 최소화 할 수 있다. 또한 재귀적 연산 하드웨어 구현을 위한 알고리즘과 함께 하향표본화에 따르는 대역평탄도 및 에일리어싱을 분석하고 이를 FPGA 실험을 통하여 동작 및 성능을 입증하였다.

• 대한전자공학회논문지
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• 제25권2호
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• pp.204-210
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• 1988

The residue number system offers the possibility of high-speed operation and error detection/correction because of the separability of arithmetic operations on each digit. A compact residue arithmetic module named the self-checking pulse-train residue arithmetic circuit is effectively employed as the basic module, and an efficient error detection/correction algorithm in which error detection is performed in each basic module and error correction is performed based on the parallelism of residue arithmetic is also employed. In this case, the error correcting circuit is imposed in series to non-redundant system. This design method has an advantage of compact hardware. Following the proposed method, a 2nd-order recursive fault-tolerant digital filter is practically implemented, and its fault-tolerant ability is proved by noise injection testing.

• Journal of Electrical Engineering and Technology
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• 제7권6호
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• pp.1014-1022
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• 2012

This paper proposes a modified recursive sliding DFT to measure the phase of a single-tone. The modification is to provide a self error-cancelling mechanism so that it can significantly reduce the numerical error, which is generally introduced and accumulated when a recursive algorithm is implemented in finite wordlength arithmetic. The phase measurement error is analytically derived to suggest optimized distributions of quantization bits. The analytic derivation and the robustness of the algorithm are also verified by computer simulations. It shows that the maximum phase error of less than $5{\times}10^{-2}$ radian is obtained even when the algorithm is coarsely implemented with 4-bit wordlength twiddle factors.

• 한국컴퓨터정보학회논문지
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• 제4권4호
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• pp.94-100
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• 1999

본 논문은 흡필드 모델의 실수연산을 고속으로 수행할 수 있는 디지털 신경회로망의 구현에 관한 연구이다. 흡필드 모델［1］-［8］의 연산과정은 행렬-벡터의 연산으로 기술 할 수 있으며, 이 연산과정은 순환, 반복적으로 이루어지므로 어레이프로세서 구조로 설계하기에 적합하다. 또한, Look-up-Table(연산표)에 의하여 비선형 함수를 출력함으로써, 고속의 실수 연산을 수행할 수 있도록 설계하였다. 본 논문에서 제안한 방법은 현재 개발된 VLSI기술로 실현 가능하기 때문에 실제 신경회로망의 응용분야에 이용될 수 있을 것으로 기대된다.

• 융합신호처리학회논문지
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• 제4권4호
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• pp.7-14
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• 2003

EZW(Embedded Zerotree Wavelet) 알고리즘이 소개된 이래 일련의 내장형 웨이브렛 코딩 방법들이 제안되어져왔다. 이들의 하나의 공통된 특징은 EZW 알고리즘의 기본 아이디어를 근간으로 한다는 점이다. 특히 SPIHT(Set Partitioning in Hierarchy Trees) 알고리즘은 이들 중의 하나로서 산술 코더를 사용하지 않더라도 EZW와 같거나 혹은 더 나은 성능을 제공할 수 있기 때문에 널리 알려져 왔다. 본 연구에서는 내장형 영상코딩을 위한 재귀적 SPIHT(RSPIHT) 알고리즘을 제안하고 그 유효성을 실험적으로 가한다. 제안한 RSPIHT 알고리즘은 매우 단순하고 정형화된 형태를 지니면서 최악의 경우 시간복잡도 O(n)을 가진다. 실험영상들에 대해 T-layer 4 이상에서 SPIHT보다 평균 약 16.4%의 개선된 속도를 얻을 수 있었다. 압축률의 관점에서도 RSPIHT 알고리즘은 실험영상의 T-layer 7 이하에서는 SPIHT와 유사한 결과를 가지나 그보다 큰 T-layer에서는 개선된 결과를 보였다.

• 한국항행학회논문지
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• 제19권6호
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• pp.614-622
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• 2015

2진(binary) MQ 산술부호화는 최근 들어 멀티미디어 압축 표준시스템에 기본 엔트로피 방식으로 사용되고 있다. MQ 산술부호기는 JBIG2와 JPEG2000에 적용되면서 압축성능을 인정받기 시작했다. 최근에 차세대 동영상 부호화 표준인 HEVC (high efficiency video coding)에는 산술부호화가 단일 엔트로피부호화로 채택되면서 그 중요성이 커지고 있다. 기존의 2진 MQ 산술부호기는 RANGE(구간)을 분할하는 과정에서 곱셈을 없애면서 근사화 방법을 사용하고 있다. 이 경우 MPS/LPS의 구간이 뒤바뀌는 경우가 발생하며 출력비트가 늘어날 수 있다. 본 논문에서는 이러한 문제점을 완화하기 위하여 근사식을 사용하는 대신에 룩업테이블 형태로 AQe의 값을 양자화하여 계산에 적용하는 방법을 제안하고자 한다. 제안한 방법의 압축 성능을 실험을 통해 확인한 결과, 2진영상 압축표준 방식인 JBIG2의 경우 약 4%의 압축율의 개선을 보였다. 정지영상 압축표준인 JPEG2000의 경우 약 1%정도의 개선을 가져왔다. 룩업테이블을 사용하기 때문에 계산량이 기존방법에 비해 늘지 않는다.

• 대한전자공학회논문지
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• 제25권9호
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• pp.1115-1124
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• 1988

A two-dimensional systolic array for fast Fourier transform, which has a regular and recursive VLSI architecture is presented. The array is constructed with identical processing elements (PE) in mesh type, and due to its modularity, it can be expanded to an arbitrary size. A processing element consists of two data routing units, a butterfly arithmetic unit and a simple control unit. The array computes FFT through three procedures` I/O pipelining, data shuffling and butterfly arithmetic. By utilizing parallelism, pipelining and local communication geometry during data movement, the two-dimensional systolic array eliminates global and irregular commutation problems, which have been a limiting factor in VLSI implementation of FFT processor. The systolic array executes a half butterfly arithmetic based on a distributed arithmetic that can carry out multiplication with only adders. Also, the systolic array provides 100% PE activity, i.e., none of the PEs are idle at any time. A chip for half butterfly arithmetic, which consists of two BLC adders and registers, has been fabricated using a 3-um single metal P-well CMOS technology. With the half butterfly arithmetic execution time of about 500 ns which has been obtained b critical path delay simulation, totla FFT execution time for 1024 points is estimated about 16.6 us at clock frequency of 20MHz. A one-PE chip expnsible to anly size of array is being fabricated using a 2-um, double metal, P-well CMOS process. The chip was layouted using standard cell library and macrocell of BLC adder with the aid of auto-routing software. It consists of around 6000 transistors and 68 I/O pads on 3.4x2.8mm\ulcornerarea. A built-i self-testing circuit, BILBO (Built-In Logic Block Observation), was employed at the expense of 3% hardware overhead.

• 한국정보처리학회논문지
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• 제2권5호
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• pp.677-690
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• 1995

본 논문에서는 블럭정렬과 선두 이동법에 의해 처리된 계열을 VF(Variable to Fixed)형 산술부호로 압축하는 방법을 제시한다. 길이 N으로 분해된 부분열을 1기호씩 순회시킨 후 사전식 순서로 정렬한다. 순회정렬된 부분열은 국소적으로 유사기호가 밀 집되기 때문에 이 성질을 활용하기 위하여 선두 이동법을 적용한다. 이와 같이 전처리 된 계열에 대해 오류전파를 1 부호어 이내로 제한할 수 있는 VF형 산술부호 로 엔트 로피 부호화한다. VF형 산술부호의 효율은 고정 크기의 부호어 집합을 어떻게 분할하 는가가 관건이다. 제안하는 VFAC(VF Arithmetic Code)는 새로 설정되는 정보원 기호에 대하여 완전분할을 이루게 하고, 반복적인 그레이 변환을 이용하여 발생기호의 확률을 효과적으로 나타낸다. 제안 방식의 성능을 컴퓨터 시뮬레이션을 통하여 엔트로피, 압 축율 및 처리속도의 측면에서 기존의 방식과 비교 분석한다.

• 한국음향학회지
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• 제16권3호
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• pp.94-98
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• 1997

일반적으로 소나에서의 송신빔형성시에는 운용할 빔의 특성에 따라 array의 각 소자에 인가할 신호를 ROM에 저장한 후 송신빔을 형성하는 방법을 사용해 왔다. 이 경우 인가 신호의 길이가 길어지거나 다양한 형태의 신호를 사용하는 경우 많은 메모리가 필요하게 된다. 본 논문에서는 귀납알고리듬(recursive algorithm)을 이용하여 적은 메모리량으로 인가신호를 합성하여 송신빔을 형성하는 방안을 제시하였다. 이 신호합성방법을 사용하면 각 변환자에 인가할 신호를 신호제원에 부합하도록 계산된 초기값과 사인테이블의 값으로부터 간단히 합성할 수 있다. 본 논문에서는 운용하고자 하는 빔을 형성하기 위한 신호를 합성하는 경우의 필요 메모리와 계산량을 정량화하여 보였으며 합성한 신호와 실제 신호와의 오차를 분석하여 이의 타당성을 보였다.