• ETRI Journal
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• 제26권3호
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• pp.229-240
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• 2004

This paper reports on our development of a dual-mode transceiver for a CMOS high-rate Bluetooth system-onchip solution. The transceiver includes most of the radio building blocks such as an active complex filter, a Gaussian frequency shift keying (GFSK) demodulator, a variable gain amplifier (VGA), a dc offset cancellation circuit, a quadrature local oscillator (LO) generator, and an RF front-end. It is designed for both the normal-rate Bluetooth with an instantaneous bit rate of 1 Mb/s and the high-rate Bluetooth of up to 12 Mb/s. The receiver employs a dualconversion combined with a baseband dual-path architecture for resolving many problems such as flicker noise, dc offset, and power consumption of the dual-mode system. The transceiver requires none of the external image-rejection and intermediate frequency (IF) channel filters by using an LO of 1.6 GHz and the fifth order onchip filters. The chip is fabricated on a $6.5-mm^{2}$ die using a standard $0.25-{\mu}m$ CMOS technology. Experimental results show an in-band image-rejection ratio of 40 dB, an IIP3 of -5 dBm, and a sensitivity of -77 dBm for the Bluetooth mode when the losses from the external components are compensated. It consumes 42 mA in receive ${\pi}/4-diffrential$ quadrature phase-shift keying $({\pi}/4-DQPSK)$ mode of 8 Mb/s, 35 mA in receive GFSK mode of 1 Mb/s, and 32 mA in transmit mode from a 2.5-V supply. These results indicate that the architecture and circuits are adaptable to the implementation of a low-cost, multi-mode, high-speed wireless personal area network.

• 마이크로전자및패키징학회지
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• 제7권3호
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• pp.31-36
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• 2000

RF(radio Frequency)용 MCM(Multichip Module)-D 기판 내장형 인덕터를 개발하였다. MCM 기술은 고밀도 패키징 기술로서 주로 디지털회로에 많이 적용되어 왔으나, 최근에는 아날로그회로 및 디지털회로가 혼재된 혼성신호 및 초고주파 회로에도 적용되고 있다. 혼성신호에서는 능동소자 주변에 많은 수의 수동소자가 연결되므로 MCM-D 기판에 수동소자를 내장시키면 원가절감과 시스템의 크기 축소 및 경량화를 이를 수 있을 뿐 아니라, 성능과 신뢰성을 향상시킬 수 있다. 본 논문에서 MCM-D 기판은 Cu/감광성 BCB(Benzocyclobutene)를 각각 금속배선 및 절연막 재료로 사용하였고, 금속배선은 Ti/Cu를 각각 1000 $\AA$/3000 $\AA$으로 스퍼터한 후 fountain 방식으로 전기 도금하여 3 $\mu\textrm{m}$ Cu를 형성하였으며, 인덕터는 coplanar구조로 하여 기존의 반도체 공정을 이용하여 MCM-D기판에 인덕터를 안정적으로 내장시키고 전기적 특성을 측정하였다.

• 한국위성정보통신학회논문지
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• 제5권2호
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• pp.82-86
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• 2010

본 논문에서는 포락선추적 기능을 갖는 WCDMA 기지국에 사용될 수 있는 GaN FET를 이용한 전력증폭기 모듈을 설계하고, 제작 및 측정결과를 제시하였다. 개발된 전력증폭기 모듈은 소신호 RF 신호를 입력받아 고이득 MMIC 증폭기, 구동 증폭기 및 전력 증폭기 등을 거쳐 10W 이상의 출력을 생성할 수 있다. 또한, Envelope Tracking 응용을 위해서 최종 전력증폭기의 Drain 전압이 가변되어도 전체 모듈이 안정적으로 동작할 수 있도록 발진방지회로, Isolator, 음전압 우선인가 바이어스 회로가 설계되었다. 모든 바이어스 회로와 RF회로를 $17.8{\times}9.8{\times}2.0\;cm3$ 크기의 하우징 안에 집적화하여 소형화시켰다. 측정결과 바이어스 전압이 4V에서 28V까지 가변할 경우 30dBm에서 40dBm까지 출력이 가변되면서도 35%이상의 일정한 효율 특성을 나타내어 포락선 추적 기능을 수행할 수 있음을 확인하였다.

• ETRI Journal
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• 제30권1호
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• pp.33-46
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• 2008

This paper presents the experimental results of a low-power low-cost RF transceiver for the 915 MHz band IEEE 802.15.4b standard. Low power and low cost are achieved by optimizing the transceiver architecture and circuit design techniques. The proposed transceiver shares the analog baseband section for both receive and transmit modes to reduce the silicon area. The RF transceiver consumes 11.2 mA in receive mode and 22.5 mA in transmit mode under a supply voltage of 1.8 V, in which 5 mA of quadrature voltage controlled oscillator is included. The proposed transceiver is implemented in a 0.18 ${\mu}m$ CMOS process and occupies 10 $mm^2$ of silicon area.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.353-353
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• 2008

트랜지스터 속도는 현저하게 향상되어지는 반면에 RFICs(RF integrated circuits)는 대용량화, 고속화, 고집적화, 소형화, 고 효율화 온칩(on-chip) 수동소자의 부재에 의해 발전을 이루지 못하였다. 즉, 최근 전자기기의 집적화, 초소형화 됨에 따라 실장 밀도를 높이기 위해 부품의 소형화가 강하게 요구되는 동시에 Radio Frequency(RF)에서 이용가능한 수동소자인 capacitor를 개발하고자 본 논문에서는 손가락 모양(interdigital configuration)을 갖는 RF capacitor를 Ansoft사의 HFSS를 이용하여 이상적인 S-parameter, 정전용랑(capacitance), 손실계수(loss tangent)를 도출하고자 한다. 680um의 $Al_2O_3$ 기판에 BST doped MgO을 30um, Chromium과 gold를 각각 5um로 증착시켰다. 핑거 개수 (n, number), 핑거 길이(1, length), 핑거 간격(g, gap), 핑거 너비(w, width)를 변화 시켜가면서 이상적인 결과 값에 가까운 모양 (interdigital configuration)을 얻을 수 있었다. 핑거 수 3 개 일 때 입력 값에 대하여 손실 없는 출력 값(투과값)을 갖는 $S_{21}$이 1.5GHz에서 6dB이하로 떨어졌으며 핑거 간격이 줄고 핑거 너비가 커지고 핑거길이가 커질수록 높은 캐패시턴스 값을 갖는 것을 확인 할 수 있었다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.68-73
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• 2009

본 논문은 CMOS RF 집적 회로 측정 시 측정 회로의 디지털 실시간 제어를 위한 직렬 주변 인터페이스 회로의 풀커스팀(Full Custom) 방식 CMOS 집적 회로 구현과 이의 구동 소프트웨어의 개발에 관하여 기술하였다. 개발된 SPI는 제어하고자 하는 회로의 복잡도에 따라 필요한 어드레스 (Address)의 크기를 쉽게 확장 또는 축소 할 수 있는 구조로 설계 되었고 이의 구동 소프트웨어도 이에 따라 쉽게 재구성할 수 있도록 설계되었다. 따라서, 본 SPI는 다양한 종류의 CMOS RF 집적회로 설계 시 요구되는 복잡도에 따라 최적의 구조로 효과적으로 변경할 수 있도록 구성되었으며 검증대상 RF회로를 효율적으로 검증할 수 있는 장점이 있다. 설계된 재구성형 SPI는 $0.13{\mu}m$ CMOS 공정으로 제작되었으며 동일 칩에 제작된 2.7GHz CMOS RF 분수형 주파수 합성기를 통하여 성공적 검증되었다.

• 한국전자파학회논문지
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• 제15권9호
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• pp.872-879
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• 2004

본 논문에서는 LTCC(Low Temperature Co-fired Ceramic) 공정을 이용한 K/Ka 대역(20～21 GHz/30～31 GHz) 위성통신 송수신 겸용 L형태의 광대역 원형편파 안테나를 제안하였다. 이 안테나는 상대 유전율이 5.2인 LTCC 공정을 이용하여 제작되었으며 적층형 구조로서 다른 RF 회로와 집적화가 가능하다. 또한 LTCC을 이용하였으므로 가벼우면서 다른 RF 회로와의 집적화를 통해 손실을 줄일 수 있고, 전체적으로 시스템 크기를 줄일 수 있다. 본 논문에서 사용한 안테나는 모노폴 안테나의 구부러진 L형태의 간단한 구조로서 LTCC 공정상에서의 구현을 쉽게 하고 손실을 최소화할 수 있도록 하였다.

• 한국전자파학회논문지
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• 제30권4호
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• pp.282-285
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• 2019

본 연구에서는 2단계 게이트 리세스 방법을 사용하여 T-형 게이트 길이가 100 nm인 mHEMT 소자를 제작하였다. 제작한 소자는 65 mA의 드레인전류($I_{dss}$), 1090 mS/mm의 트랜스콘덕턴스($g_m$), -0.65 V의 문턱전압 ($V_{th}$) 등의 DC 특성을 보였다. 또한 차단주파수($f_T$) 190 GHz와 최대 공진주파수($f_{MAX}$) 260 GHz인 우수한 고주파 특성을 나타내었다. 제작한 mHEMT 소자는 향후에 W-대역의 MMIC 개발에 활용될 수 있을 것으로 기대된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권3호
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• pp.232-238
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• 2008

In this paper, a wideband power efficient 2.2 GHz - 4.9 GHz Medium Power Amplifier (MPA), has been designed and fabricated using $0.8{\mu}m$ SiGe BiCMOS process technology. Passive elements such as parallel-branch spiral inductor, metal-insulator-metal (MIM) capacitor and three types of resistors are all integrated in this process. This MPA is a two stage amplifier with all matching components and bias circuits integrated on-chip. A P1dB of 17.7 dBm has been measured with a power gain of 8.7 dB at 3.4 GHz with a total current consumption of 30 mA from a 3 V supply voltage at $25^{\circ}C$. The measured 3 dB bandwidth is 2.7 GHz and the maximum Power Added Efficiency (PAE) is 41 %, which are very good results for a fully integrated Medium PA. The fabricated circuit occupies a die area of $1.7mm{\times}0.8mm$.

• 한국정보통신학회논문지
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• 제15권3호
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• pp.632-638
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• 2011

본 논문은 고주파 시스템 온 칩 응용을 위한 온 칩 검사 대응 설계 (Design-for-Testability, DFT) 회로를 제안한다. 이러한 회로는 고주파 회로의 주요 성능 변수들 즉, 입력 임피던스, 전압이득, 잡음지수, 입력 전압 정재비 (VSWRin) 및 출력 신호대 잡음비 (SNRout)를 고가의 장비없이 측정 가능하다. 이러한 고주파 검사 회로는 DFT 칩으로부터 측정된 출력 DC 전압에 실제 고주파 소자의 성능을 제공하는 자체 개발한 이론적인 수학적 표현식을 이용한다. 제안한 DFT 회로는 외부 장비를 이용한 측정 결과와 비교해 볼 때 고주파 회로의 주요 성능 변수들에 대해 5.25GHz의 동작주파수에서 2%이하의 오차를 각각 보였다. DFT 회로는 고주파 소자 생산뿐만 아니라 시스템 검사 과정에서 칩들의 성능을 신속히 측정할 수 있으므로 불필요한 소자 복사를 위해 소요되는 엄청난 경비를 줄일 수 있으리라 기대한다.