• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.113-116
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• 2000

Phase noise of oscillator gives the performance degradation significantly when a high carrier frequency and low transmission rate are used. The BER(Bit Error Rates) degradation of QPSK(Quadrature Phase Shift Keying) transmission is analyzed with the oscillator phase noise level specified in downstream physical interface of LMDS(Local Multipoint Distribution Services) which is described in DAVIC(Digital Audio Visual Council). The model used for the phase noise is a power-law model. We also investigated the effects of the various transmission rates on system performance. For the transmission rate below 0.5 Mbps, the BER performance is severely degraded and we verified that the transmission rate, 20 Mbps, is adequate for the downstream of LMDS systems.

• International Journal of Ocean System Engineering
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• 제1권4호
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• pp.205-210
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• 2011

High data-rate underwater communications is demanded. This demand imposes stringent requirements on underwater communication equipment of phase-locked-loop (PLL). Phase noise in PLL is unwanted and unavoidable. In this paper, we investigate the PLL phase noise effect on high order QAM for underwater communication systems. The phase noise model using power spectral density is adopted for performance evaluation. The phase noise components considered in PLL are reference oscillator, voltage controlled oscillator (VCO), filter and divider. The filters in PLL noise are assumed to be second order active and passive low pass filters. Through simulation, we analyze the phase noise characteristics of the four components and then investigate the performance improvement factor of each component. Consequently, we derive specifications of VCO, phase detector, divider to meet performance requirement of high data-rate communication using QAM under phase noise influence.

• 한국항행학회논문지
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• 제10권3호
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• pp.235-249
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• 2006

본 논문에서는 디지털 통신 시스템의 국부발진기의 다양한 주파수 오프셋에서 QPSK(Quadrature Phase Shift Keying), MQAM(M-ary Quadrature Amplitude Modulation), OFDM(Orthogonal Frequency Division Multiplex)-MQAM, OFDM-QPSK, 8-VSB(Vestigial Side Bands) 변조방식에 대한 SER(Symbol Error Rate)의 변화와 위상잡음으로 인해 SER에 미치는 영향을 일반화하여 도출하고 시뮬레이션을 통하여 위상잡음이 없는 이상적인 경우와 비교하였다. 또한 상기 변조방식에 대하여 심벌레이트와 변조 대역폭간의 비 그리고 국부발진기의 다양한 오프셋에서도 SER을 분석하였다. 본 연구를 통하여 위상잡음에 대해 가장 민감한 변조방식은 OFDM-MQAM으로, 상대적으로 민감도가 가장 낮은 변조는 8-VSB임을 확인하였다.

• 한국전자통신학회논문지
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• 제4권4호
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• pp.247-252
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• 2009

본 논문은 전하펌프와 클록트리거 회로를 사용하는 프리스케일러가 포함된 UHF RFID 응용을 위한 900MHz Integer-N 방식의 주파수 합성기를 소개한다. 쿼드러처 출력이 가능한 전압제어발진기와 프리스케일러, 위상주파수검출기와 전하펌프 및 아날로그 고정 검출기는 0.35-${\mu}m$ CMOS 공정으로 설계되었다. 주파수 분주기는 verilog-HDL 모듈을 통해 설계되었으며 mixed-mode 시뮬레이션을 통해 디자인을 검증하였다. 전압제어발진기의 동작 주파수영역은 828MHz에서 960MHz이고 위상이 90도 차이나는 쿼드러처 신호를 출력한다. 시뮬레이션 결과로 위상잡음은 100KHz offset 주파수에서 -102dBc/Hz 이었으며, 고착시간은 896MHz에서 928MHz까지 32MHz step을 천이할 때 4us이다.

• 한국전자파학회논문지
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• 제9권4호
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• pp.542-551
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• 1998

본 연구에서는 주파수 직접변환방식의 변조부의 채널이득/위상불균형과 국부발진누설 등의 에러보정방법을 제 안하였다. 채널불균형보정은 직교변조기에서 시험신호를 전송한 후 수신된 전력을 이용하였다. 이 방법을 적용하면 전송채널의 영향을 적게 받으므로 적응알고리듬을 주파수에 따른 위상불균형변환도 쉽게 보정할 수 있다. 본 연구에서 적용한 보정 얄고리듬(반복계수=11)은 기존의 알고리듬(반복계수=43)에 비해 보다 빠르게 수렴하고 있응을 확인하였다. 수치해석 결과국부발진누설올고려하지 않은경우는 DC-옵셋 및 채널이득/위상 불균형 보정계수와 반복계수는 각각($f_1$ = -0.0199999. $f_2$= -0.050001)과 ($C_{22}$ =0.9133. $C_{12}$= -0.0524. N= 13) 수렴하였으나, 국부 발진누설을 고려한 경우 보징계수는($f_{1}$ = -0.02,$f_{2}$ -2.2476)과 ($C_{22}$=0.9133, $C_{12}$= - -0.0524. N = 16)로 수렴하였다.

• 전자공학회지
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• 제30권4호
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• pp.422-422
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• 2003

본 논문에서는 기존의 기지국과 W-CDMA 시스템을 상호 연동하기 위한 SDR(Software Defined Radio) 기반의 멀티 밴드 디지털 IF 모듈 구현에 대해 소개한다. 하드웨어 플랫폼상에 테스트 및 시험 검증하기 위해서 크게 광대역 ADC, DAC, FPGA로 구성하였으며, FPGA 내에 디지털 필터 및 NCO 등의 응용 소프트웨어는 VHDL로 코딩하였다. 디지털 필터는 FPGA의 허용 자원을 고려하여 인터폴레이션 및 데시메이션을 위한 폴리페이즈 필터 뱅크로 구현하였다. 또한 송신단에서는 이미지 성분을 제거하기 위해 2단의 DCQM(Digital Complex Quadrature Modulation)을 적용하였으며, 이때 적용되는 NCO(Numerically Controlled Oscillator)는 1/4주기의 LUT를 사용하여 설계하였다. 수신단에서는 IF 단에 SAW 필터를 사용하지 않기 때문에 W-CDMA의 블록커 규약에 준하면서 근접 채널을 제거하기 위한 고출력의 감쇄 특성을 갖는 필터를 설계하였다. 본 논문에서는 컴퓨터 시뮬레이션 결과와 스펙트럼 분석기를 통해 측정된 결과를 비교 분석하였으며 이에 대한 디지털 IF 모듈의 성능을 검증하였다.

• 전자공학회지
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• 제30권4호
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• pp.76-88
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• 2003

본 논문에서는 기존의 기지국과 W-CDMA 시스템을 상호 연동하기 위한 SDR(Software Defined Radio) 기반의 멀티 밴드 디지털 IF 모듈 구현에 대해 소개한다. 하드웨어 플랫폼상에 테스트 및 시험 검증하기 위해서 크게 광대역 ADC, DAC, FPGA로 구성하였으며, FPGA 내에 디지털 필터 및 NCO등의 응용 소프트웨어는 VHDL로 코딩하였다. 디지털 필터는 FPGA의 허용 자원을 고려하여 인터폴레이션 및 데시메이션을 위한 폴리페이즈 필터 뱅크로 구현하였다. 또한 송신단에서는 이미지 성분을 제거하기 위해 2단의 DCQM(Digital Complex Quadrature Modulation)을 적용하였으며, 이때 적용되는 NCO (Numerically Controlled Oscillator)는 1/4주기의 LUT를 사용하여 설계하였다. 수신단에서는 IF 단에 SAW필터를 사용하지 않기 때문에 W-CDMA의 블록커 규약에 준하면서 근접 채널을 제거하기 위한 고출력의 감쇄 특성을 갖는 필터를 설계하였다. 본 논문에서는 컴퓨터 시뮬레이션 결과와 스펙트럼 분석기를 통해 측정된 결과를 비교 분석하였으며 이에 대한 디지털 IF 모듈의 성능을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.417-418
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• 2008

A quadrature voltage controlled oscillator(QVCO) with MOS-varactors has been fabricated for X-band applications. The QVCO consists of two cross -coupled differential cores and buffer amplifiers, which has fabricated in TSMC $0.18{\mu}m$ CMOS process. The QVCO exhibits a frequency tuning range from 8.38 GHz to 10.62 GHz. The phase noise is -88 dBc/Hz at 1 MHz-offset frequency. The total bias current is 25 mA including four buffer amplifiers.

• Journal of electromagnetic engineering and science
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• 제6권1호
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• pp.18-23
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• 2006

In this paper, we demonstrate a fully integrated X-band image rejection down converter, which was developed using InGaP/GaAs HBT MMIC technology, consists of two single-balanced mixers, a differential buffer amplifier, a differential YCO, an LO quadratue generator, a three-stage polyphase filter, and a differential intermediate frequency(IF) amplifier. The X-band image rejection downconverter yields an image rejection ratio of over 25 dB, a conversion gain of over 2.5 dB, and an output-referred 1-dB compression power$(P_{1dB,OUT})$ of - 10 dBm. This downconverter achieves broadband image rejection characteristics over a frequency range of 1.1 GHz with a current consumption of 60 mA from a 3-V supply.

• ETRI Journal
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• 제26권3호
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• pp.229-240
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• 2004

This paper reports on our development of a dual-mode transceiver for a CMOS high-rate Bluetooth system-onchip solution. The transceiver includes most of the radio building blocks such as an active complex filter, a Gaussian frequency shift keying (GFSK) demodulator, a variable gain amplifier (VGA), a dc offset cancellation circuit, a quadrature local oscillator (LO) generator, and an RF front-end. It is designed for both the normal-rate Bluetooth with an instantaneous bit rate of 1 Mb/s and the high-rate Bluetooth of up to 12 Mb/s. The receiver employs a dualconversion combined with a baseband dual-path architecture for resolving many problems such as flicker noise, dc offset, and power consumption of the dual-mode system. The transceiver requires none of the external image-rejection and intermediate frequency (IF) channel filters by using an LO of 1.6 GHz and the fifth order onchip filters. The chip is fabricated on a $6.5-mm^{2}$ die using a standard $0.25-{\mu}m$ CMOS technology. Experimental results show an in-band image-rejection ratio of 40 dB, an IIP3 of -5 dBm, and a sensitivity of -77 dBm for the Bluetooth mode when the losses from the external components are compensated. It consumes 42 mA in receive ${\pi}/4-diffrential$ quadrature phase-shift keying $({\pi}/4-DQPSK)$ mode of 8 Mb/s, 35 mA in receive GFSK mode of 1 Mb/s, and 32 mA in transmit mode from a 2.5-V supply. These results indicate that the architecture and circuits are adaptable to the implementation of a low-cost, multi-mode, high-speed wireless personal area network.