• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2005년도 학술대회
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• pp.101-104
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• 2005

본 논문에서는 국내에서 채택한 ATSC-DTV (Advanced Television System Committee-Digital Television)의 단일주파 수망 (SFN; Single Frequency Network) 구성을 위한 TxID (Transmitter Identification)용 ZCD (Zero Correlation Duration)확산코드 기반의 부분상관 정합필터를 새롭게 제안하였다. 본 논문에서 제안한 정합필터의 구현 알고리즘은 TxID에 있어서 기존의 정합필터 구조를 적용할 경우에 발생되는 소비전력 문제나 하드웨어 구현의 어려움을 획기적으로 해결할 수 있다는 잇점을 갖는다. 따라서 본 논문에서는 이러한 다양한 잇점을 갖는 새롭게 제안한 ZCD용 부분상관 정합필터를 FPGA (Field Programmable Gate Array)를 이용한 디지털 하드웨어로 구현하고 그 성능을 분석함으로써 유용성을 확인하였다.

• 대한전자공학회논문지TC
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• 제43권11호
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• pp.175-184
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• 2006

본 논문은 ZigBee 응용을 위한 900MHz ISM 밴드용 RF 송 수신기 설계에 관한 기술이다. 수신단은 저잡음 증폭기, 하향믹서, 프로그래머블 이득증폭기, 밴드패스필터로 구성되며, 송신단은 밴드패스필터, 프로그래머블 이득증폭기, 상향믹서, 구동증폭기로 구성된다. 송 수신단은 Low-IF 구조를 사용하였다. 또한, 송 수신단을 구성하는 각각의 블록은 저전력 기술을 사용하여 전체적인 전류 소모를 줄였다. Post-레이아웃 시뮬레이션으로 전체 송 수신기의 성능을 검증하였으며, 0.18um RF CMOS 공정을 이용하여 칩으로 구현하였다. 측정결과 제작된 칩셋은 -92dBm의 최소 수신 입력 레벨을 갖으며, 0dBm의 선형적인 최대 송신 출력 레벨을 갖는다. 또한, 전력 소모는 32mW(@1.8VDD)이며, ESD 방지 다이오드 패드를 포함한 칩 면적은 $2.3mm{\times}2.5mm$이다.

• 한국통신학회논문지
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• 제32권8A호
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• pp.785-793
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• 2007

본 논문에서는 TP 케이블을 이용하여 100Mbps의 전송 속도를 지원하는 100Base-TX Ethernet 수신기의 디지털 신호 처리부를 제안하였다. 제안하는 디지털 신호 처리부는 자동 이득 조절기, 심볼 동기 복원기, 적응 등화기, BLW 보정기로 구성되어 있으며 초기 위상에 상관없이 150m까지 $10^{-12}BER$이하의 성능을 보였다. 제안하는 신호 처리부는 일부 블록을 제외한 모든 부분을 디지털로 구현하였으며 적응 등화기와 BLW 보정기 연동 구조는 기존의 적응 등화기 에러 값을 이용하는 구조에 비하여 MSE가 약 1dB정도의 성능 향상을 가져왔다. 설계한 디지털 신호 처리부는 Verilog-HDL로 구현되었으며 삼성 $0.18{\mu}m$ 라이브러리를 사용하여 합성 결과 동작 속도는 7.01ns 이며 총 게이트 수는 128.528 게이트였다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.31-39
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• 2009

본 논문은 전력선 통신용(PLC) SoC ASIC으로 내장된 Analog Front-end(AFE)를 바탕으로 낮은 소비 전력과 저 가격을 달성할 수 있었으며, CMOS공정으로 구현된 AFE와, 1.8V동작의 Core Logic구동용 LDO, ADC, DAC와 IO pad를 구동하기 위한 LDO로 구성되어 있다. AFE는 Pre-amplifier, Programmable gain Amplifier와 10bit ADC의 수신 단으로 구성되며, 송신 단은 10bit differential DAC, Line Driver로 구성되어 있다. 본 ASIC은 0.18 um 1 Poly 5 Metal CMOS로 구현 되었으며, 동작전압은 3.3 V단일 전원만 사용하였고, 이때 소모 전력은 대기 시에 30mA이며, 동작 시 전력은 300mA으로 에코 디자인 요구를 만족하게 하였다. 본 칩의 Chip size는 $3.686\;{\times}\;2.633\;mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.35-40
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• 2012

이 논문은 3~5 GHz의 동작 주파수 대역을 지닌 임펄스 래디오 저전력 거리탐지용 송신기 설계에 관한 연구이다. 제안하는 송신기는 $0.13{\mu}m$ CMOS 공정을 이용하여 모든 부분을 간단한 디지털 로직으로 설계함으로써 회로 구현의 복잡도를 줄이고 낮은 전력 소모를 지닌다. 특히, UWB의 낮은 대역에서 기존의 무선 통신과의 간섭을 회피하기 위하여 중심 주파수 조절이 가능하도록 전압으로 지연 시간을 조절할 수 있는 지연 회로를 통해 주파수 변환을 적용하였다. 본 논문에서 제안하는 송신기는 1.2 V 공급 전압으로부터 10pJ/b 만의 에너지를 소모하며, 모의 실험 결과 3~5 GHz UWB 대역에서 3.3 GHz에서 4.3 GHz까지 중심 주파수 조절이 가능하며, 출력 파워는 최대 -51 dBm/MHz를 지니며, FCC 규제를 만족한다.

• 제어로봇시스템학회논문지
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• 제22권8호
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• pp.671-677
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• 2016

A Controller Area Network (CAN) is a serial communication protocol that is highly reliable and efficient in many aspects, such as wiring cost and space, system flexibility, and network maintenance. Therefore, it is chosen for the communication protocol between a single chip controller based on Field Programmable Gate Array (FPGA) and peripheral devices. In this paper, the design and implementation of CAN IP, which is written in VHSIC Hardware Description Language (VHDL), is presented. The implemented CAN IP is based on the CAN 2.0A specification. The CAN IP consists of three processes: clock generator, bit timing, and bit streaming. The clock generator process generates a time quantum clock. The bit timing process does synchronization, receives bits from the Rx port, and transmits bits to the Tx port. The bit streaming process generates a bit stream, which is made from a message received from a micro controller subsystem, receives a bit stream from the bit timing process, and handles errors depending on the state of the CAN node and CAN message fields. The implemented CAN IP is synthesized and downloaded into SmartFusion FPGA. Simulations using ModelSim and chip test results show that the implemented CAN IP conforms to the CAN 2.0A specification.