태양광 인버터는 계통과 태양광 시스템 사이의 공통 접속점에 고조파, 플리커, 고주파 노이즈가 없는 고품질 전력을 공급하는 핵심적인 역할을 한다. 일반적으로 비례-적분 (PI: Proportional Integral) 제어기는 정상상태 오차와 낮은 외란 제거 능력으로 인하여 교류 계통에서 만족할만한 성과를 얻지 못하나, 현장에서 이득 설정이 용이하므로 일반적으로 전압형 인버터 (VSI)에서 이용된다고 알려져 있다. 이 논문에서는 산업계에서 일반적으로 사용되는 비례-적분 제어기와 교류 계통의 상용주파수에서의 무한대의 이득 값을 가지며, 정상상태 에러 발생을 제거하며, 정지 좌표계에서 구현할 수 있는 비례-이득 (PR: Proportional Resonant) 제어기의 동작 원리, 설계 기법 등을 비교 분석하였다. PI와 PR 제어기의 분석 결과를 시뮬레이션과 실험을 통하여 그 타당성을 증명하였다. 두 제어기는 32-비트 고정소수점 연산을 하는 TMS320F2812 DSP 프로세서를 이용하여 구현하였고, 3kW 실험용 프로토타입 태양광 인버터를 제작하여 그 성능을 확인하였다.
발열 때문에 더이상 회로 집적도를 높일 수 없기 때문에 단일 코어 프로세서의 성능 향상은 한계에 달했다. 그래서 코어를 여러 개 사용하는 멀티 코어, 매니 코어 형태의 프로세서가 등장했으며 병렬 프로그래밍이 중요해졌다. 이러한 상황에서 병렬 프로그래밍에 여러 장점이 있는 순수 함수형 언어 Haskell이 주목받고 있다. Haskell은 식 계산 방식에서 이미 병렬성이 내재되어 있으며 병렬 구조를 지원하는 모나드 도구를 제공한다. 그런데 Haskell 병렬 프로그램의 성능은 메모리 재사용 시스템을 포함한 실행시간 시스템에 큰 영향을 받는다. 이미 Haskell이 제공하는 메모리 프로파일링 도구로 GC-tune이 있지만, GC-tune은 가능한 모든 GC 옵션에 대해 프로그램 실행 시간을 반복 측정하기 때문에 GC 조정 시간이 너무 오래 걸린다. 그래서 본 연구에서는 기본적인 분할 정복법을 이용해서 GC-tune의 탐색 영역을 매 단계마다 4분의 1로 줄이는 방법을 제안한다. 제안하는 방법을 두 가지 병렬 프로그램(극대 독립 집합 프로그램과 K-평균 프로그램)에 적용한 결과, 평균 98%의 정확도로 실행 시간을 평균 7.78배 단축시켰다.
최근에 등장한 프랙탈 영상 압축 알고리즘은 소프트웨어적인 측면에서는 많이 연구되고 있으나, 하드웨어 구현을 위한 연구는 드물다. 그러나 , 프랙탈 영상 압축 기법이 동영상 처리를 위해 사용될 경우 소프트웨어적으로는 실시간 처리의 어려움이 있어 고속의 전용 하드웨어가 필요하다. 그러나 , 아직 복호기의 구체적인 하드웨어의 설계 예는 드물다. 본 연구에서는 $256{\times}256$의 크기의 흑백 영상의 실시간 처리가 가능한 quadtree 방식의 프랙탈 영상 압축 복호기를 전용 하드웨어로 설계하였으며, 이를 위한 저전력 기법을 제안한다. 제안한 두 가지 방법 중 첫번째는 영상의 복원 후 발생하는 블록 현상을 제거하기 위한 post-processing 방법을 하드웨어 측면에서 최적화하는 것이다. 이 방식은 기존의 소프트웨어에서 사용하던 승산기가 필요한 가중 평균 방식보다 하드웨어를 적게 소모하여 비용을 줄이며, 속도는 69%정도의 향상이 있다. 두번째 방식은 데이터 패스 내부의 곱셈기를 입력 벡터의 통계적 특성을 이용하여 소비 전력이 적도록 설계하는 것이다. 이 방식으로 설계할 경우 8 bits 이하의 크기의 곱셈기에서 저전력에 유리하다고 알려진 어레이(array) 형태의 곱셈기에 비해 약 28%정도 소비 전력을 줄일 수 있었다. 위 두 가지 전력 절감 방식을 사용하여 동작 전압 3.3V, 1 poly 3 metal, $0.6{\mu}m$ CMOS 공정으로 복호기의 코어 부분을 칩으로 제작하였다.
본 논문은 알고리즘 레벨에서 FPGA를 이용하여 에너지 효율이 높은 기법을 제안한다. 제안한 기법을 기반으로 FPGA와 행렬곱셈용 신호처리응용을 위한 고효율 설계 기술을 제안한다. 또한 이러한 신호처리응용 수행시 지연시간과 에너지 효율 측면에서의 FPGA 성능을 분석한다. Xilinx Virtex-II를 대상으로 Virtex-II Pro와 Texas Instrument TMS320C6415에 내장되는 Power PC 코어에서 구동되는 Xilinx library와 기존 알고리즘을 본 논문 기법과의 성능 비교를 수행한다. 성능 비교는 high-level에서 에너지와 지연 시간에 대한 유도 공식을 통한 추정치와 low-level 시뮬레이션을 통해 평가하였다. FFT에 대해 본 논문에서 제안한 기법은 Xilinx library와 DSP에 비해 각각 $60\%,\;56\%$ 적은 에너지를 소모한다는 결과를 얻었다. 또한 임베디드 프로세서와 비교해 EAT지수에서 10배의 개선을 보여준다. 위와 같은 결과는 FPGA가 DSP나 임베디드 프로세서에 비해 월등한 성능을 보여준다는 견해에 결정적인 단서가 된다 또한, 이는 FPGA가 앞의 두 종류의 디바이스에 비해 더 적은 전력을 소모하면서 동시에 더 나은 성능을 보인다는 사실을 보여준다.
모바일 심전도(ECG) 신호 측정은 수 mV의 작은 소 신호를 측정하는 기술로서 동적 잡음을 제거하기 위한 많은 연구가 진행 되어 왔다. 특히 심전도 전극 케이블의 흔들림이나 피부의 움직임으로 인하여 유발 되는 등 전위선 잡음의 제거는 심전도 측정을 위한 핵심 연구 내용 중 하나이다. 본 연구에서는 심전도 신호의 등전위선 동적 잡음을 제거하기 위해 정규화 최소 자승법(NLMS)와 지연 최소 자승법(DLMS) 방식을 결합한 적응 필터의 스텝 사이즈를 결정하여 적용하는 기법을 제안 하였다. 제안한 기법은 필터의 초기 스텝 사이즈를 조정하여 기본 노이즈를 차감 한 후, 해당 과정에서 발생할 수 있는 심전도 신호 특성의 왜곡을 줄이는 방법이다. 본 논문에서의 제안한 기법에서, 필터 계수의 값은 필터 순서 사이즈 및 왜곡 최소화 인자에 의해 직접적으로 스케일링 설정 된다. 그리고 제안된 필터는 실시간 필터링에 필수적인 계산의 복잡성을 줄이도록 하여, 연산시간을 줄일 수 있을 것으로 기대되므로 소형 프로세서 및 저전력 소비가 요구되는 모바일 심전도 측정기기에 적합한 장점을 가진다. 또한 종래의 NLMS 적응 필터와 신호대잡음비(SNR)를 비교하여 우수함을 확인하였다.
이 논문은 ScanSAR 영상화에 대한 새로운 아이디어를 소개한다. 버스트(Burst) 모드로 신호를 획득하는 ScanSAR의 전통적인 영상화는 버스트 간 영상을 연결하는 Azimuth stitching이 필요하여, 이 과정은 방사왜곡 및 위상왜곡을 유발한다. 전통적인 SPECAN 방법 대신 이 논문에서는 시간영역 교차상관을 이용하여 Azimuth stitching 과정 없이 영상화가 가능한 새로운 방법을 소개한다. 이 방법의 핵심 아이디어는 기준함수 밴드폭을 적절히 확장하여 시간영역 교차상관을 수행하면 Azimuth stitching 없이도 영상화가 가능하다는 점이다. 이 방법을 실제 위성 원시신호에 적용하여 영상 전 구간에서 영상품질과 방사왜곡 관점에서 우수한 성능을 검증하였다. 버스트 모드를 기반으로 하는 ScanSAR는 영상품질(3 dB 해상도, peak-to-sidelobe ratio (PSLR), 압축률, Speckle 잡음 등)은 모든 품질지표에서 도플러 주파수 전 영역 신호를 이용하는 Stripmap에 비해 낮을 수밖에 없다. 그러나, 각 활용분야 및 기술에 따라 선정된 특정 영상 품질지표 만을 개선할 수 있는 방법은 다양하다. 따라서 ScanSAR 영상화는 모든 활용분야에 획일적인 방법에 의한 영상화보다는, 각 활용에 따라 요구되는 품질지표 우선순위에 따라 최적화할 수 있는 영상화 방법을 적용하는 차별화 전략이 요구된다.
타원곡선 암호 (elliptic curve cryptography; ECC) 기반의 공개키 기반구조 구현에 사용될 수 있는 보안 SoC(system-on-chip)를 설계하였다. 보안 SoC는 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; ECDSA)용 하드웨어 가속기가 AXI4-Lite 버스를 통해 Cortex-A53 CPU와 인터페이스된 구조를 갖는다. ECDSA 하드웨어 가속기는 고성능 ECC 프로세서, SHA3 (secure hash algorithm 3) 해시 코어, 난수 생성기, 모듈러 곱셈기, BRAM (block random access memory), 그리고 제어 FSM (finite state machine)으로 구성되며, 최소의 CPU 제어로 ECDSA 서명 생성과 서명 검증을 고성능으로 연산할 수 있도록 설계되었다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 하드웨어-소프트웨어 통합 검증을 하였으며, 150 MHz 클록 주파수로 동작하여 초당 약 1,000번의 ECDSA 서명 생성 또는 서명 검증 연산 성능을 갖는 것으로 평가되었다. ECDSA 하드웨어 가속기는 74,630개의 LUT (look-up table)와 23,356개의 플립플롭, 32kb BRAM 그리고 36개의 DSP (digital signal processing) 블록의 하드웨어 자원이 사용되었다.
본 논문에서는 총 무게 42 kg 이내의 요구사항을 토대로 차세대소형위성 2호 영상 레이다 시스템을 개발한 결과를 보고한다. 차세대소형위성 2호는 소형급 인공위성으로, 탑재체의 무게 비중이 전체 무게 대비 약 40% 정도를 차지하도록 설계하였다. 영상 레이다 시스템은 안테나, RF송수신기, 기저대역 신호처리기, 전력부 등으로 구성되며, 이 중에서 특히 무게 비중이 큰 부품은 영상 레이다의 핵심인 안테나이다. 안테나 설계시 이득, 효율 등을 고려한 다양한 선택이 가능하지만, 차세대소형위성 2호 사업에서 요구하는 무게, 전력 및 해상도 등을 반영하여 Micro-strip Patch Array 안테나를 채택하여 설계하였다. 차세대소형위성 2호의 임무 요구 조건에 부합하도록 안테나의 주파수는 9.65 GHz, 이득은 42.7 dBi 그리고 반사손실은 -15 dB로 규정하여 개발하였으며, 차량에 탑재한 현장시험을 통하여 요구 성능의 충족 여부를 검증하였다.
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[게시일 2004년 10월 1일]
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