• 한국통신학회논문지
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• 제19권12호
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• pp.2409-2417
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• 1994

직교 이중회전 디지털 격차 필터는 고밀도 집적회로 실현에 아주 적합한 성질들을 가지고 있다. 예를 들면, 바로 옆의 프로세서들과만 연결되는 점, 규칙적인 구조를 갖는 점, 그리고 파이프라인화 할 수 있다는 점 등이다. 또한 이 필터들은 유한 워드 길이로 실현했을 때 좋은 수치적 성질을 갖는다는 것이 잘 알려져 있다. 비록 이 필터들은 '컬셋 분리 절차'를 이용하여 파이프라인화 될 수 있지만 이렇게 파이프라인화 된 필터는 귀환회로의 계산 시간에 의해 이 필터의 최대 데이터 처리속도가 제한된다는 단점이 있다. 본 논문에서는 귀환회로에 제한 받지 않고 원하는 만큼 데이타 속도를 높이거나 저파워 실현을 위한 직교 이중회선 디지탈 격차 필터의 새로운 파이프라인 방법을 제안하였다. 이 방법은 Schur 알고리즘, 필터 합성시 특정한 제약을 주는 필터 합성 방법, 그리고 다중 페이스 분해 방법에 근거하고 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1280-1283
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• 2002

This paper discusses issues in VLSI design and implementation of high performance datapath circuits. Of particular concern will he various types of multiplier and adder, which are fundamental to DSP operations. Performance comparison will be provided in terms of sampling speed, layout area, and in particular, power consumption, with techniques that may be applied to reduce power dissipation also suggested. As an example, a low power, high performance recursive filter achieved through bit-level pipelining technique is illustrated

• IEIE Transactions on Smart Processing and Computing
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• 제3권5호
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• pp.267-270
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• 2014

This paper presents the comparative performance of an adaptive FIR filter for a Delayed LMS algorithm. The delayed error signal was used to obtain a Delayed LMS algorithm to allow efficient pipelining for achieving a small critical path and area efficient implementation. This paper presents hardware efficient results (device utilization parameters) and power consumed. The FPGA families (Artix-7, Virtex-7, and Kintex-7) for a low voltage perspective are shown. The synthesis results showed that the artix-7 CMOS family achieves the lowest power consumption of 1.118 mW with 83.18 % device utilization. Different Precision strategies, such as the speed optimization and power optimization, were imposed to achieve these results. The algorithm was implemented using MATLAB (2013b) and synthesized on the Leonardo spectrum.

• 정보처리학회논문지A
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• 제12A권1호
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• pp.7-12
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• 2005

Scattered look-ahead (SLA) 파이프라인 방법은 디지털 IIR 필터의 고속 또는 저전력 응용분야에 효율적으로 사용된 수 있다. 그러나 이 방법을 통하여 파이프라인된 필터의 안정성이 보장될 수 있지만 필터의 극점들이 임계지역에 밀집될 때에는 큰 라운드오프 잡음에 영향을 받게 된다. 파이프라인된 필터에서 밀집된 극점들을 피하기 위해 수정된 Remez exchange 알고리즘과 최소 자승법을 이용하여 극점의 각도와 반지름을 제한한 IIR 필터 설계 방식을 제안하였으며, 그 결과 향상된 주파수 응답과 감소된 계수 민감도를 얻을 수 있었다. 또한 모의실험 결과를 통하여 제안된 방법이 일반적인 방법에 비해 $33{\%}$의 면적감소와 $45{\%}$의 전력을 감소시킴을 확인하였다.

• 전자공학회논문지C
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• 제34C권4호
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• pp.16-25
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• 1997

This paper shows a SDRAM opeating in 200MHz clock cycle which it use data interleave and pipelining for high speed operation. We proposed NdC (Negative DEaly circuit) to improve clock to access time(tAC) characteristics, also we proposed low power WL(wordline)driver circit and high efficiency VPP charge-pump circit. Our all circuits has been fabricated using 0.4um CMOS process, and the measured maximum speed is 200Mbytes/s in LvTTL interface.

• 대한전자공학회논문지SD
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• 제40권5호
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• pp.361-368
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• 2003

저전력 파이프라인 병렬 누적기를 사용한 새로운 고속 직접 디지털 주파수 합성기가 제안되었다. 제안된 파이프라인 병렬 누적기는 속도 향상과 전력 소모 감소를 위하여 파이프라인과 병렬 기법 모두를 사용한다. 같은 처리 속도를 가지는 4 파이프라인 누적기와 4 병렬 누적기에 비하여 2 파이프라인 2 병렬 누적기는 66%와 69%의 전력만을 소모한다 제안된 누적기는 더 낮은 클럭 주파수에서 더 작은 면적과 더 적은 전력을 소모하면서 같은 속도를 얻을 수 있다. 3.3V전원의 0.35um CMOS 공정을 사용하여 모든 회로의 모의 실험과 제작이 수행되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권1호
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• pp.43-50
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• 2007

In a high-speed flash style or a pipelining style analog-to-digital converter (A/D converter), the DC reference fluctuation caused by external noises becomes serious, as the sampling frequency is increased. To reduce the fluctuations in conventional A/D converters, capacitors have been simply used, but the layout area was large. Instead of capacitors, a low-noise and small-size DC reference circuit based on transmission gate (TG) is proposed in this paper. In order to verify the proposed technique, we designed and manufactured a 6-bit 2GSPS CMOS A/D converter. The A/D converter is designed with a 0.18um 1-poly 6-metal n-well CMOS technology, and it consumes 145mW at 1.8V power supply. It occupies the chip area of 977um by 1040um. The measured result shows that SNDR is 36.25 dB and INL/DNL is within 0.5LSB, even though the DC reference fluctuation is serious.

• 한국통신학회논문지
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• 제25권4B호
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• pp.788-795
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• 2000

SLA(Scattered look-ahead) 파이프라인 방법은 IIR 필터의 고속/저전력 응용에 효율적으로 쓰여질 수 있다. 그러나 이 방법은 파이프라인된 필터의 안정성을 보장할 수 있지만, 필터의 극점들이 어느 임계지역에 밀집될 때 큰라운드 오프 노이즈 영향을 받게 된다. 이러한 문제점을 해결하기 위해 제약된 Remez exchange 알고리즘을 이용하는 저잡음 구현 기술이 제안되었으며 이 방법에서는 극점들이 밀집되는 것을 피하기 위해 임계지역에 위치한 극점들의 각을 제약하여 원하는 필터의 스펙트럼을 얻는다. 본 논문에서는 제약된 각을 가지는 극점들의 반지름을 극점이 움직이는 방향에 따라 최적화하는 알고리즘을 제안하고 제안한 방법에 의해 향상된 스펙트럼 특성 또는 라운드오프 노이즈 영향의 감쇄 효과를 얻을 수 있음을 보인다.

• 전자공학회논문지C
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• 제34C권11호
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• pp.1-11
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• 1997

The transient current components of the dRAM are analyzed and the sensing current, data path operation current and DC leakage current are revealed to be the major curretn components. It is expected that the supply voltage of less than 1.5V with low VT MOS witll be used in multi-giga bit dRAM. A low voltage dual VT self-timed CMOS logic in which the subthreshold leakage current path is blocked by a large high-VT MOS is proposed. An active signal at each node of the nature speeds up the signal propagation and enables the synchronous DRAM to adopt a fast pipelining scheme. The sensing current can be reduced by adopting 8 bit prefetch scheme with 1.2V VDD. Although the total cycle time for the sequential 8 bit read is the same as that of the 3.3V conventional DRAM, the sensing current is loered to 0.7mA or less than 2.3% of the current of 3.3V conventional DRAM. 4 stage pipeline scheme is used to rduce the power consumption in the 4 giga bit DRAM data path of which length and RC delay amount to 3 cm and 23.3ns, respectively. A simple wave pipeline scheme is used in the data path where 4 sequential data pulses of 5 ns width are concurrently transferred. With the reduction of the supply voltage from 3.3V to 1.2V, the operation current is lowered from 22mA to 2.5mA while the operation speed is enhanced more than 4 times with 6 ns cycle time.

• 정보처리학회논문지A
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• 제10A권6호
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• pp.671-676
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• 2003

본 논문에서는 고속 병렬 곱셈기에서 속도향상을 위해 부분 곱을 가산하는 과정에 구성되는 CSA(Carry Select Adder) 트리에 새로운 압축기를 적용한 새로운 첫 번째 부분 곱가산(First Partial Product Addition : FPA)를 제안하여 기존의 전가산기를 이용한 병렬가산기보다 부분곱을 계산하는 속도를 약 20% 개선할 수 있게 했다. 새로운 회로는 새로운 FPA 구조를 사용하여 최종 합 CLA 비트를 N/2로 줄인다. 2.5v 0.25um CMOS 기술을 이용하여 제작된 16${\times}$16 곱셈기는 5.14nS의 곱셈 고속을 얻었다. 이 곱셈기의 구조는 파이프라인 설계에 용이하며 고성능을 낸다.