A large amount of processing time is required if the process of detecting the touch position on the touch screen and displaying it on the display panel is performed only by software. In this paper, we propose a method to output information touched on the screen using H/W method in order to improve the response speed delay. In the FPGA module designed for the HDMI signal output to the display module, the touch information is input to the serial data signal including touch coordinate information, point size, and color information. Then the module render the image using HDMI signal input to the module and the touch information. This method has a pipeline structure so it has effect of reducing the delay time that occurs in outputting the touch information compared with the conventional software processing method.
In this paper, the problems of the conventional special-purpose array processor such as the deficiency of flexibility have been investigated. Then, a new modified methodology has been suggested and applied to obtain the common solution of the three typical App algorithms like SP(Shortest Path), TC(Transitive Closure), and MST(Minimun Spanning Tree) among the various APP algorithms using the similar method to obtain the solution. In the newly proposed APP parallel algorithm, real-time Processing is possible, without the structure enhancement and the functional restriction. In addition, we design 2-demensional bit-parallel low-triangular systolic array processor and the 1-PE in detail. For its evaluation, we consider its computational complexity according to bit-processing method and describe relationship of total chip size and execution time. Therefore, the proposed processor obtains, on which a large data inputs in real-time, 3n-4 execution time which is optimal o(n) time complexity, o(n$^{2}$) space complexity which is the number of total gate and pipeline period rate is one.
본 논문은 역추적 예견 알고리즘을 사용한 비터비 복호기에서의 TB단의 Polling 구조의 단순화 방법을 제시한다. 비터비 복호기의 3대 Unit중 하나인 Trace Back에서 역추적 예견 알고리즘을 사용할 경우 복호화 시점에서의 최소 State Metric 값을 찾아야 하는 번거로움을 줄일 수 있다. 하지만 복호 신호의 신뢰도 분산에 따라 Polling Unit 이 추가되어야 함에 따라 실제 하드웨어 복잡도에서의 이득은 미미한 것으로 알려져 있다. 제시된 구조에서는 Polling Unit을 단순화 할 수 있는 방법을 적용하였다. 기존 하드웨어와의 비교 평가를 위하여 IEEE802.11a의 표준에 따른 부호화율 1/2, 구속장 7을 갖는 비터비 디코더에 대하여 역추적 예견 알고리즘과 파이프라인 구조만을 갖는 경우와 제안된 단순화한 Polling Unit을 적용한 구조와의 비교에서 Trace Back Unit에서 약 45%의 감소 효과를 보였다.
Jung, Jae-Hwan;Ji, Seong-Jin;Zhu, Hongtu;Ibrahim, Joseph G.;Fan, Yong;Lee, Eunjee
Communications for Statistical Applications and Methods
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제27권6호
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pp.603-624
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2020
There is an emerging interest in brain functional connectivity (FC) based on functional Magnetic Resonance Imaging in Alzheimer's disease (AD) studies. The complex and high-dimensional structure of FC makes it challenging to explore the association between altered connectivity and AD susceptibility. We develop a pipeline to refine FC as proper covariates in a penalized logistic regression model and classify normal and AD susceptible groups. Three different quantification methods are proposed for FC refinement. One of the methods is dimension reduction based on common component analysis (CCA), which is employed to address the limitations of the other methods. We applied the proposed pipeline to the Alzheimer's Disease Neuroimaging Initiative (ADNI) data and deduced pathogenic FC biomarkers associated with AD susceptibility. The refined FC biomarkers were related to brain regions for cognition, stimuli processing, and sensorimotor skills. We also demonstrated that a model using CCA performed better than others in terms of classification performance and goodness-of-fit.
This paper describe VLSL design of crytographic processor which can execute triple DES and DES encryption algorithm. To satisfy flexible architecture and area-efficient structure, the processor has 1 unrolled loop structure without pipeline and can support four standard mode, such as ECB, CBC, CFB, and OFB modes. To reduce overhead of key computation , the key precomputation technique is used. Also to eliminate increase of processing time due to data input and output time, background I/O techniques is used which data input and output operation execute in parallel with encryption operation of cryptographic processor. The cryptographic processor is implemented using Altera EPF10K40RC208-4 devices and has peak performance of about 75 Mbps under 20 Mhz ECB DES mode and 25 Mbps uder 20 Mhz triple DES mode.
This work introduces a two-module robotic pipe inspection system with ultrasonic NDE device to evaluate the integrity of pipe structures. The proposed robotic platform has high mobility. The two module mobile robot platform overcomes pipe obstacle structures such as elbow, or T-branch joints by cooperative maneuvers. Also, it can climb up the straight pipeline at a fast speed due to the wheel driven mechanism. For inspection of pipe structure, SH-waves generated by EMAT are applied with additional signal processing methods. A wavelet transform is implemented to extract a meaningful and specific signal from the superposed SH-wave signals. Intensity ratio which is normalized the defect signals intensity by the maximum intensity of directly transmitted signals in the wavelet transforms spectrum is applied to evaluate defects quantitatively. It is experimentally verified that the robotic ultrasonic inspection system with EMAT is capable of non-destructive inspection and evaluation of defects in pipe structure successfully by applying signal processing method based on wavelet transform.
본 논문은 웹 서버 기반 환경에서 홀로그램 영상 제작을 위한 파이프라인 시스템을 제안하였다. 기존 홀로그램 영상 제작을 위해 시간 및 공간적인 제약이 존재한다. 제안하는 시스템을 통해 사용자에게 접근성을 높여 고품질의 홀로그램 영상을 획득하는 것을 목적으로 하였다. 웹 환경에서 사용자가 촬영한 동영상을 서버로 전송하여 후반 작업을 거쳐 홀로그램 영상 제작을 위한 프레임으로 변환하는 구조이다. 고품질 홀로그램 영상 획득을 위해 후반 작업은 딥러닝 기반의 알고리즘을 사용하였다. 제안하는 시스템은 사용자 편의를 위해 웹 환경에서 다양한 서비스 도구를 제공하였다. 이 방법을 통하여 제약된 공간이 아닌 웹 환경에서 영상을 촬영하기 때문에 홀로그램 영상 제작 시 사용자 접근성을 높였다.
교량, 터널 옹벽 등의 콘크리트 구조물에서 수행되는 손상 조사 및 검사 방법은 일반적으로 검사원이 현장에서 직접 측량 도구를 사용하여 시각적으로 검사하는 방법이다. 이 방법은 검사원의 주관성에 크게 의존하기 때문에 기록의 객관성과 신뢰성이 떨어지게 된다. 따라서 균열을 자동으로 탐지하고 균열 특성을 객관적으로 분석할 수 있는 새로운 이미지분석기법이 필요하다. 본 연구에서는 콘크리트 이미지에서 균열을 검출하고 특성(균열의 길이, 폭)을 분석하기 위한 딥러닝 및 이미지분석기법을 개발하였다. 균열 검출과 해당 균열의 특성을 얻기 위해 두 가지 단계의 방법이 제안되었다. 제안된 방법의 성능을 검증하기 위하여 라벨이 있는 다양한 균열 이미지가 사용되었으며, 균열 판단과 구획화에 대해 90% 이상의 정확도를 확인하였다. 최종적으로 실제 촬영된 균열 영상의 균열 특성을 분석하고 실제 측정치와 오차를 확인하여 개발된 기법의 성능을 검증하였다.
MAC(Multiply and ACcumulate) 연산은 DSP와 멀티미디어 데이터 처리의 핵심이 되는 연산이다. 기존의 DSP 혹은 내장형 프로세서의 MAC 연산기들은 주로 3사이클의 latency를 가지며, 한번에 하나씩의 데이터를 처리하므로 성능에 한계를 보인다. 따라서 고성능의 범용 프로세서들은 SIMD(Single Instruction Multiple Data) 연산을 지원하는 MAC 연산기를 실행 유닛으로 내장하는 추세이다. 하지만 이러한 고성능의 연산기는 고성능 범용 프로세서의 특성상 다양한 동작 모드를 지원해야 하고 clock 주파수가 높아야 하므로 파이프라인 기법을 사용하고 이에 따른 컨트롤이 복잡하여 하드웨어 설계가 까다롭고 면적이 큰 문제가 있다. 본 논문에서는 내장형 프로세서에 적합한 64비트 폭을 갖는 SIMD MAC 연산기를 설계하였다. 한 사이클에 누적연산까지 모두 완료하도록 하여 파이프라인 제어의 필요성을 없앴고, 기존의 Booth 곱셈기 구조에 기반하여 약간의 회로 추가로 SIMD 연산이 가능하도록 하였다.
인터넷 사용의 증가는 네트워크 부하를 급격히 증가시키고 있으며 이러한 네트워크 부하의 증가는 인터넷 사용자들의 응답속도를 늦추는 요인이 되고 있어 이를 해결하기 위한 각종 연구가 필요하다. P-HTTP는 파이프라인 구조를 통해 HTTP의 성능을 개선한 모델이나 TCP 기반의 동작에서 P-HTTP와 TCP의 상호작용에서 발생하는 문제점으로 인해 성능이 저하된다. 덜 연구에서는 웹문서의 효율적인 처리와 인터넷 응답 속도의 저하를 막기 위해 P-HTTP와 TCP의 상호 작용으로 인해 발생하는 문제점을 분석하고 이를 개선한 모델을 제시하였다. 본 논문에서 제시한 모델은 기존의 파이프라인 방식의 장점과 GETALL 메쏘드가 가지는 장점을 유지하면서 클라이언트 측의 캐시의 효용성을 높일 수 있어 각종 이미지와 멀티미디어 자료를 포함한 웹문서의 처리에서 그 효용성이 있을 것이다.
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[게시일 2004년 10월 1일]
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