• 동력기계공학회지
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• 제6권3호
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• pp.64-70
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• 2002

A fast decoupled algorithm for time domain simulation of power electronics circuits is presented. The circuits can be arbitrarily configured and can incorporate feedback amplifier circuits. This simulation algorithm is performed for the input series output parallel connected 2 switch forward converter. Steady state and large signal transient responses due to a step load change are simulated. The simulation results are verified through experiments.

• 한국전자파학회논문지
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• 제28권9호
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• pp.685-697
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• 2017

본 논문에서는 탐색 레이다에서 사용되는 C-대역의 고출력전력증폭장치 및 구성품의 설계, 제작과 측정에 대하여 기술하였다. 반도체 소자인 GaN(질화갈륨)을 적용하여 반도체전력증폭조립체를 설계 및 제작하였고, 설계 제작된 도파관 형태의 송신신호결합조립체를 통해 병렬로 구성된 반도체전력증폭조립체의 송신신호 출력을 결합하여 고출력 송신신호 출력을 발생한다. 제작된 고출력전력증폭장치는 C-대역 500 MHz 대역폭, 최대 10.5 % 듀티, 송신펄스폭 $0.0{\sim}000{\mu}s$에서 송신출력 44.98 kW(76.53 dBm) 이상이다.

• ETRI Journal
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• 제31권5호
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• pp.598-600
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• 2009

A highly efficient and compactly integrated balanced power amplifier (PA) for W-CDMA handset applications is presented. To overcome the size limit of a typical balanced PA, a bulky input divider is integrated into a PA MMIC, and a complex output network is replaced with simple lumped-element networks. For efficiency improvement at the low output power level, one of the two amplifiers in parallel is deactivated and the other is partially operated with corresponding load impedance optimization. The implemented PA shows excellent average current consumption of 34.5 mA in urban and 56.3 mA in suburban environments, while exhibiting very good load-insensitivity under condition of VSWR=4:1.

• 한국통신학회논문지
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• 제32권7C호
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• pp.627-634
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• 2007

고효율 변조기법 (16 QAM or 64QAM)이 비선형 고전력 증폭기 (High-Power Amplifier; HPA)를 사용하는 통신시스템에 적용되었을 때 비선형 왜곡에 의해 성능저하가 발생할 수 있다. 이런 비선형 왜곡은 수신부에서 복잡도가 낮은 LMS 알고리즘을 적용한 적응적 비선형 Volterra 등화기를 사용하여 보상할 수 있지만, 매우 느린 수렴 속도를 가지는 단점이 있다. 본 논문에서는 수렴 속도를 향상시키기 위한 병렬 M대역 이산 웨이블릿 변환영역 LMS (Parallel M-band Discrete Wavelet Transform Least Mean Square) 알고리즘을 제안한다. 모의실험을 통하여 제안된 기법이 기존의 시간 영역 LMS 알고리즘과 변환 영역 LMS 알고리즘들에 비해 수렴 속도가 우수함을 보여준다.

• 한국통신학회논문지
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• 제24권7A호
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• pp.947-954
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• 1999

본 논문에서는 저렴하고 성능이 우수하면서 간단한 구조를 갖는 새로운 저 위상잡음 유전체 공진 병렬 궤환 발진기가 제안된다. 제안된 유전체 공진 병렬 궤환 발진기는 저잡음 증폭기, 전력증폭기, 전력 감쇠기, 전력 분배기, 그리고 두 개의 마이크로스트립 선로와 결합된 유전체 공진기로 이루어지는 병렬 유전체 공진 궤환 요소로 구성된 궤환 루프 발진기 구조를 가지고 있다. 유전체 공진 병렬 궤환 발진기의 측정된 위상잡음은 캐리어 주파수 10.75 GHz, 오프셋 주파수 1kHz에서 81dBc/Hz 보다 작게 나타났으며, 온도에 따른 주파수 안정도는 주변온도 -4$0^{\circ}C$에서 6$0^{\circ}C$까지 +/- 200kHz를 나타내었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.443-450
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• 2016

The linearization technique for low noise amplifier (LNA) has been implemented in standard $0.18-{\mu}m$ BiCMOS process. The MOS-BJT derivative superposition (MBDS) technique exploits a parallel LC tank in the emitter of bipolar transistor to reduce the second-order non-linear coefficient ($g_{m2}$) which limits the enhancement of linearity performance. Two feedback capacitances are used in parallel with the base-collector and gate-drain capacitances to adjust the phase of third-order non-linear coefficients of bipolar and MOS transistors to improve the linearity characteristics. The MBDS technique is also employed cascode configuration to further reduce the second-order nonlinear coefficient. The proposed LNA exhibits gain of 9.3 dB and noise figure (NF) of 2.3 dB at 2 GHz. The excellent IIP3 of 20 dBm and low-power power consumption of 5.14 mW at the power supply of 1 V are achieved. The input return loss ($S_{11}$) and output return loss ($S_{22}$) are kept below - 10 dB and -15 dB, respectively. The reverse isolation ($S_{12}$) is better than -50 dB.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권3호
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• pp.232-238
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• 2008

In this paper, a wideband power efficient 2.2 GHz - 4.9 GHz Medium Power Amplifier (MPA), has been designed and fabricated using $0.8{\mu}m$ SiGe BiCMOS process technology. Passive elements such as parallel-branch spiral inductor, metal-insulator-metal (MIM) capacitor and three types of resistors are all integrated in this process. This MPA is a two stage amplifier with all matching components and bias circuits integrated on-chip. A P1dB of 17.7 dBm has been measured with a power gain of 8.7 dB at 3.4 GHz with a total current consumption of 30 mA from a 3 V supply voltage at $25^{\circ}C$. The measured 3 dB bandwidth is 2.7 GHz and the maximum Power Added Efficiency (PAE) is 41 %, which are very good results for a fully integrated Medium PA. The fabricated circuit occupies a die area of $1.7mm{\times}0.8mm$.

• 한국전자파학회논문지
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• 제23권1호
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• pp.68-75
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• 2012

W-CDMA 단말기에 적용 가능한 balanced 전력증폭기의 load insensitivity 특성을 분석하였다. Balanced 전력증폭기 내부에 있는 두 평형(parallel) 증폭기의 부하 임피던스가 출력 부하 임피던스의 부정합(load impedance mismatch)에 따라 어떻게 변화하는지를 수식적으로 계산하였고, 이를 통해 선형성이 가장 취약한 반사 계수 위상을 조사하였다. 이 위상에서 balanced 전력증폭기는 출력단의 트랜지스터 면적을 적절히 증가시킬 경우 선형성이 개선될 수 있음을 제안하였고, 트랜지스터 면적이 서로 다른 복수개의 1단 balanced 전력증폭기를 설계하여 VSWR=4:1 반사 조건에서의 시뮬레이션을 통해 이를 검증하였다.

• 한국산학기술학회논문지
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• 제10권8호
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• pp.1817-1823
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• 2009

본 논문에서는 출력전력이 협대역 정합에서 최대 23dBm 정도인 중간전력급 증폭소자를 이용하여 광대역 이득을 갖는 직렬 분포형 증폭기 설계에 대하여 기술한다. 일반적으로 병렬 분포형 증폭기는 1단 증폭기처럼 이득이 낮고, 직렬 분포형 증폭기는 이득이 높은 반면에 출력전력의 크기가 10dBm 이내인 소신호 증폭기였던데 비하여, 본 논문에서는 광대역에서 출력 전력이 20dBm급인 직렬 분포형 증폭기에 대하여 기술한다. 실제로 제작한 증폭기는 $300MHz{\sim}2GHz$에서 $18.15{\pm}0.75dB$의 평탄한 이득과 $19{\sim}20dBm$의 출력전력 특성을 보이는 것으로 측정되어, 광대역에서 구동증폭기로 사용할 수 있음을 보여준다.

• Transactions on Electrical and Electronic Materials
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• 제14권5호
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• pp.235-241
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• 2013

A low power CMOS control circuit is applied in an integrated DC-DC buck converter. The integrated converter is composed of a feedback control circuit and power block with 0.35 ${\mu}m$ CMOS process. A current-sensing circuit is integrated with the sense-FET method in the control circuit. In the current-sensing circuit, a current-mirror is used for a voltage follower in order to reduce power consumption with a smaller chip-size. The N-channel MOS acts as a switching device in the current-sensing circuit where the sensing FET is in parallel with the power MOSFET. The amplifier and comparator are designed to obtain a high gain and a fast transient time. The converter offers well-controlled output and accurately sensed inductor current. Simulation work shows that the current-sensing circuit is operated with an accuracy of higher than 90% and the transient time of the error amplifier is controlled within $75{\mu}sec$. The sensing current is in the range of a few hundred ${\mu}A$ at a frequency of 0.6~2 MHz and an input voltage of 3~5 V. The output voltage is obtained as expected with the ripple ratio within 1%.