• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2005년도 학술대회 논문집 정보 및 제어부문
• /
• pp.116-119
• /
• 2005

In this paper, we propose the PLL system of the local oscillator system for the millimeter wave band's radio astronomy receiving system. The development of the proposed local oscillator system based on the YIG oscillator VCO with 26.5 ${\sim}$ 40GHz specification. This system consists of the oscillator part including the YIG VCO, the harmonic mixer, and the isolator, the RF processing part including the triplexer, limiter, and RF discrimination processor. and the PLL system including YIG modulator and controller. Based on this configuration. we verify the frequency and power stability of the developed local oscillator system according to some temperature variation. From this test results we confirm the stable output frequency and power characteristic performance of the developed La system at constant temperature.

• 대한전자공학회논문지TC
• /
• 제42권11호
• /
• pp.45-52
• /
• 2005

본 논문에서는 밀리미터파 대역의 전파천문 관측용 수신시스템의 안정된 동작을 확보하기 위한 국부발진시스템을 제안하였다. 제안된 국부발진시스템은 $26.5\~40GHz$를 발진하는 YIG 발진기를 VCO로 하여 개발하였다. 이러한 국부발진 시스템은 YIG VCO, 고조파 믹서, 및 아이솔레이터 등을 포함한 발진부, triplexer, limiter, 및 RF 판별 기능 등을 포함하는 RF 프로세싱 부분과 YIG PLL을 위한 모듈과 제어기를 포함한 PLL 시스템으로 구성하여 설계, 개발하였다. 본 연구에서는 개발된 국부 발진시스템의 안정성을 확인하기위해서 온도변화에 따른 출력 주파수와 전력 안정도를 측정하였다. 이러한 실험결과로부터 개발된 국부발진시스템은 일정한 온도에서는 매우 안정된 출력 주파수와 전력특성이 확보됨을 확인하였다.

• Journal of Astronomy and Space Sciences
• /
• 제27권2호
• /
• pp.145-152
• /
• 2010

In this paper, we developed a local oscillator (LO) system of millimeter wave band receiver for radio astronomy observation. We measured the phase and amplitude drift stability of this LO system. The voltage control oscillator (VCO) of this LO system use the 3 mm band Gunn oscillator. We developed the digital phase locked loop (DPLL) module for the LO PLL function that can be computer-controlled. To verify the performance, we measured the output frequency/power and the phase/amplitude drift stability of the developed module and the commercial PLL module, respectively. We show the good performance of the LO system based on the developed PLL module from the measured data analysis. The test results and discussion will be useful tutorial reference to design the LO system for very long baseline interferometry (VLBI) receiver and single dish radio astronomy receiver at the 3 mm frequency band.

• Journal of electromagnetic engineering and science
• /
• 제17권2호
• /
• pp.98-104
• /
• 2017

This work describes the development and comparison of two phase-locked loops (PLLs) based on a 65-nm CMOS technology. The PLLs incorporate two different topologies for the output voltage-controlled oscillator (VCO): LC cross-coupled and differential Colpitts. The measured locking ranges of the LC cross-coupled VCO-based phase-locked loop (PLL1) and the Colpitts VCO-based phase-locked loop (PLL2) are 119.84-122.61 GHz and 126.53-129.29 GHz, respectively. Th e output powers of PLL1 and PLL2 are -8.6 dBm and -10.5 dBm with DC power consumptions of 127.3 mW and 142.8 mW, respectively. Th e measured phase noise of PLL1 is -59.2 at 10 kHz offset and -104.5 at 10 MHz offset, and the phase noise of PLL2 is -60.9 dBc/Hz at 10 kHz offset and -104.4 dBc/Hz at 10 MHz offset. The chip sizes are $1,080{\mu}m{\times}760{\mu}m$ (PLL1) and $1,100{\mu}m{\times}800{\mu}m$ (PLL2), including the probing pads.

• 전기전자학회논문지
• /
• 제26권4호
• /
• pp.714-721
• /
• 2022

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop) 기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하 펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는 전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL 기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가 20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
• /
• pp.485-487
• /
• 2006

This paper describes a frequency synthesizer designed in a $0.25{\mu}m$ CMOS technology for using local oscillators for the IF stages. The design is focused mainly on low-power characteristics. A simple ring-oscillator based VCO is used, where a single control signal can be used for variable resistors. The designed PLL includes all building blocks for elimination of external components, other than the crystal, and its operating frequency can be programmed by external data. It operates in the frequency range of 250MHz to 800MHz and consumes l.08mA at 500MHz from a 2.5V supply. The measured phase noise is -85dBc/Hz in-band and -105dBc/Hz at 1MHz offset. The die area is $1.09mm^2$

• 한국정보처리학회논문지
• /
• 제7권1호
• /
• pp.235-244
• /
• 2000

본 연구에서 PLL을 이용한 고속 마이크로프로세서용 클럭발생회로를 설계하였다. 이 회로는 32MHz${\sim}$1GHz 클럭을 발생시키며 마이크로프로세서내에 내장될 수 있다. 동적 차동래치를 사용하여 고속 D Flip-Flop을 설게하였고 이에 의거한 새로운 형태의 위상주파수 검출기를 제시하였다. 이 검출기는 위상민감도오차가 매우 적으며 이를 사용한 PLL은 위상오차가 적은 우수한 위상특성을 지닌다. 또한 전압제어발진기 VCO의 선형적 제어를 위하여 전압-전류 변환기가 구동하는 전류제어 발진기로 구성된 새로운 구조의 VCO를 제시하였다. 이러한 PLL에서 제어전압 범위를 1V${\sim}$5V로 넓히고 발생클럭의 주파수를 32 MHz${\sim}$1 GHz로 증가시킬 수 있었다. 클럭발생회로는 $0.65\;{\mu}m$ CMOS 기술을 이용하여 설계하였다. 이 회로는 $1.1\;{\mu}s$의 lock-in 시간과 20mW 이하의 전력소비를 갖는다.

• 대한전자공학회논문지SD
• /
• 제49권8호
• /
• pp.35-40
• /
• 2012

DC-DC 컨버터에서 넓은 범위의 부하에 대하여 높은 효율을 유지하기 위해서는 PWM과 PFM을 함께 사용하는 듀얼 모드 제어 방식이 흔히 사용된다. 듀얼 모드 벅 컨버터는 부하 조건에 따라서 PWM이나 PFM을 선택해서 동작하므로, 모드 제어를 위한 부가 회로로 인하여 칩 면적이 증가하고 제어 방식이 변경되는 구간에서는 최적화된 효율을 얻을 수 없다. 본 논문에서는 전류 모드의 PWM 제어 회로에서 사용하는 발진기 대신에 PLL 기반의 발진기를 사용함으로써 추가적인 제어 회로 없이 PWM과 PFM의 통합된 제어 방식으로 동작하는 벅 컨버터를 제안함으로써 듀얼 모드 벅 컨버터의 단점을 해결했다. 제안한 통합 제어 방식의 벅 컨버터는 PSIM 시뮬레이션을 통하여 검증하였으며, 설계된 벅 컨버터 회로를 Cadence Spectre로 시뮬레이션 결과 250mA의 부하에서 최대 효율은 94.7%이고 10mA의 경부하에서 효율은 85.4%이다.

• 대한전자공학회논문지TC
• /
• 제43권11호
• /
• pp.210-215
• /
• 2006

본 논문에서는 밀리미터파 대역의 수신 시스템을 위한 국부발진 시스템의 DPLL 시스템을 개발하였다. 이 국부발진 시스템의 구성은 $86{\sim}115GHz$의 Gunn 다이오드 발진기, diplexer와 고조파믹서 등을 포함하는 RF 프로세싱 부분과, Gunn 모듈레이터와 제어기를 포함하는 DPLL 시스템으로 구성된다. 본 논문에서 개발되는 DPLL 시스템의 가장 중요한 설계기준으로는 수퍼헤테로다인 형태의 밀리미터파 대역 수신기의 믹서로 인가되는 국부발진주파수 신호의 주파수와 출력전력의 안정성을 확보하는 것이다. 이러한 목적을 달성하기 위해서 기존에 사용되어왔던 아날로그 PLL 방식 대신에 DPLL 방식을 적용해 시스템을 설계 개발하였다. 이러한 목적 하에서 개발된 시스템의 성능을 확인하기 위해 장시간 동안의 주파수 및 출력전력의 안정성 시험을 수행한 결과 ${\pm}10Hz$ 이내의 안정된 주파수 특성과 $0.2{\sim}0.3dBm$의 매우 우수한 출력전력의 drift 특성을 갖고, 또한 locking 범위 역시 200MHz 정도로 매우 넓어 우주전파관측 수신시스템에 매우 적합함을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제12권1호
• /
• pp.99-106
• /
• 2012

For CMOS technology of 65 nm and beyond, the gate leakage current can not be negligible anymore. In this paper, the impact of the gate leakage current in ring voltage-controlled oscillator (VCO) on phase-locked loop (PLL) is analyzed and modeled. A voltage -to-voltage (V-to-V) circuit is proposed to reduce the voltage ripple on $V_{ctrl}$ induced by the gate leakage current. The side effects induced by the V-to-V circuit are described and optimized either. The PLL design is based on a standard 65 nm CMOS technology with a 1.8 V power supply. Simulation results show that 97 % ripple voltage is smoothed at 216 MHz output frequency. The RMS and peak-to-peak jitter are 3 ps and 14.8 ps, respectively.