• Journal of Communications and Networks
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• 제14권2호
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• pp.213-221
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• 2012

The architecture of an interconnection network is usually represented by a graph, and a graph G is bipancyclic if it contains a cycle for every even length from 4 to ${\mid}V(G){\mid}$. In this article, we analyze the conditional edge-fault-tolerant properties of an enhanced hypercube, which is an attractive variant of a hypercube that can be obtained by adding some complementary edges. For any n-dimensional enhanced hypercube with at most (2n-3) faulty edges in which each vertex is incident with at least two fault-free edges, we showed that there exists a fault-free cycle for every even length from 4 to $2^n$ when n($n{\geq}3$) and k have the same parity. We also show that a fault-free cycle for every odd length exists from n-k+2 to $2^n-1$ when n($n{\geq}2$) and k have the different parity.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1998년도 하계학술대회 논문집 C
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• pp.1114-1117
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• 1998

Recent applications of neural networks to power system fault diagnosis have provided positive results and have shown advantages in process speed over conventional approaches. This paper describes the application of neural network to fault detection and classification in distribution lines using the fundamental component, 2-5th harmonics index, even and odd harmonics index, and zero phase current. The Electromagnetic Transients Program (EMTP) is used to obtain fault patterns for the training and testing of neural networks. The proposed fault detection and classification method in distribution lines is obtained by analysing the difference among normal, HIF, ground fault, short circuit fault condition.

• Journal of Information Processing Systems
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• 제16권4호
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• pp.809-819
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• 2020

Gender prediction accuracy increases as convolutional neural network (CNN) architecture evolves. This paper compares voting and ensemble schemes to utilize the already trained five CNN models to further improve gender prediction accuracy. The majority voting usually requires odd-numbered models while the proposed softmax-based voting can utilize any number of models to improve accuracy. The ensemble of CNN models combined with one more fully-connected layer requires further tuning or training of the models combined. With experiments, it is observed that the voting or ensemble of CNN models leads to further improvement of gender prediction accuracy and that especially softmax-based voters always show better gender prediction accuracy than majority voters. Also, compared with softmax-based voters, ensemble models show a slightly better or similar accuracy with added training of the combined CNN models. Softmax-based voting can be a fast and efficient way to get better accuracy without further training since the selection of the top accuracy models among available CNN pre-trained models usually leads to similar accuracy to that of the corresponding ensemble models.

• 정보처리학회논문지C
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• 제9C권3호
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• pp.367-374
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• 2002

IPsec은 인터넷에서 필수적인 암호와 인증 서비스를 구조적으로 제공하며, 동시에 안전한 키교환이나 재현공격 등을 방어할 수 있는 메커니즘을 제공하는 프로토콜로서, 현재 다양한 플랫폼에서 구현 중에 있다. 그러나 현재가지 IPsec엔진이 탑재된 서버들이 제대로 동작하는지 그리고 보안서비스를 적절히 제공하는지를 평가하기 위한 도구는 존재하지 않고 있다. 따라서 본 논문에서는 IPsec엔진의 보안성을 평가하기 위한 자동화된 규칙기반 보안평가 시스템을 설계 및 구현하였다. 본 시스템은 Widows와 UNIX 환경에서 수행이 가능하며 Java와 C언어로 구현되었다.

• 한국정보과학회논문지:시스템및이론
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• 제32권8호
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• pp.426-431
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• 2005

그래프 G의 다대다 k-서로소인 경로 커버(k-DPC)는 k개의 서로 다른 소스 정점과 싱크 정점 쌍을 연결하며 그래프에 있는 모든 정점을 지나는 k개의 서로소인 경로 집합을 말한다. 이 논문에서는 이중 루프 네트워크 G(mn;1,m)에서 다대다 2-DPC를 고찰하여, 이분 그래프가 아닌 모든 G(mn;l,m), $m{\geq}3$은 임의의 두 소스-싱크 쌍을 연결하는 다대다 2-DPC가 존재하고 이분 그래프인 G(mn;1,m)은 두 흰색-검정 소스-싱크 쌍이거나 혹은 검정-검정, 흰색-흰색 쌍을 연결하는 2-DPC가 존재함을 보인다. G(mn;1,m)은 m이 홀수이고 n이 짝수일 경우에만 이분 그래프이다.

• Clinical and Experimental Pediatrics
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• 제62권10호
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• pp.386-394
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• 2019

Background: Preterm infants have difficulty maintaining body temperature after birth. However, clinical guidelines advocate that neonatal body temperature should be maintained at 36.5℃-37.5℃. Purpose: We aimed to investigate the incidence of admission hypothermia in very low birth weight (VLBW) infants and to determine the association of admission temperature with in-hospital mortality and morbidities. Methods: A cohort study using prospectively collected data involving 70 neonatal intensive care units (NICUs) that participate in the Korean Neonatal Network. From registered infants born between January 2013 and December 2015, 5,343 VLBW infants born at less than 33 weeks of gestation were reviewed. Results: The mean admission temperature was 36.1℃±0.6℃, with a range of 31.9℃ to 38.4℃. Approximately 74.1% of infants had an admission hypothermia of <36.5℃. Lower birth weight, intubation in the delivery room and Apgar score <7 at 5 minutes were significantly related to admission hypothermia. The mortality was the lowest at 36.5℃-37.5℃ and adjusted odd ratios for all deaths increased to 1.38 (95% confidence interval [CI], 1.04-1.83), 1.44 (95% CI, 1.05-1.97) and 1.86 (95% CI, 1.22-2.82) for infants with admission temperatures of 36.0℃-36.4℃, 35.0℃-35.9℃, and <35.0℃, respectively. Admission hypothermia was also associated with high likelihoods of bronchopulmonary dysplasia, pulmonary hypertension, proven sepsis, pulmonary hemorrhage, air-leak, seizure, grade 3 or higher intraventricular hemorrhage and advanced retinopathy of prematurity requiring laser therapy. Conclusion: A large portion of preterm infants in Korea had hypothermia at NICU admission, which was associated with high mortality and several important morbidities. More aggressive interventions aimed at reducing hypothermia are required in this high-risk population.

• 한국산학기술학회논문지
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• 제21권1호
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• pp.753-759
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• 2020

본 논문에서는 통과대역에서 점진적으로 감소하는 리플을 갖는 변형된 체비세프 저역통과 필터 함수를 제안하고, 주파수 영역에서 특성을 분석하였다. 제안된 체비세프 함수는 점진적으로 감소하는 크기 특성에 의해 기존의 체비세프 함수보다 통과대역에서 크기 특성이 크게 개선되었다. 이러한 크기 특성의 변화로 위상 특성도 선형적인 특성을 갖고. 시간지연은 최고점과 최저점의 차이가 현저히 감소되면서 시간지연 특성이 개선되었다. 또한, 제안된 체비세프 함수는 짝수와 홀수 차수를 포함하는 모든 차수에서 최대전력전송이 가능한 수동 복종단 제자형 회로망으로 실현이 가능하고, 모의법을 이용하면 낮은 감도 특성을 갖는 능동 RC 필터 또는 스위치드 커패시터 필터로도 구현할 수 있다. 제안된 체비세프 필터의 특성을 고찰하기 위하여 6차 수동 복종단 제자형 저역통과 필터를 설계하였고, MATLAB과 SPICE 프로그램으로 필터 특성을 분석하였다. 제안된 체비세프 함수는 기존의 체비세프 함수가 갖는 문제점을 해결할 수 있으며, 각종 신호처리용 필터 설계에 사용 시 필터 크기, 위상, 시간 지연 특성 개선에 활용할 수 있다.

• 한국전자파학회논문지
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• 제14권4호
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• pp.401-412
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• 2003

본 논문에서는 새로운 스위치 회로망을 사용하는 광대역 위상 천이기 구조를 제안하였다. 새로운 기준 회로 망은 결합 선로 및 45$^{\circ}$단락 및 개방 스터브들로 각각 구성되며, 지연 회로망은 표준 전송 선로로만 구성된다. 결합 선로의 우모드 및 기모드 임피던스 비 R에 따른 위상 산란 특성과 주 전송 선로의 특성 임피던스 Zm 및 단락 및 개방 스터브들의 특성 임피던스로 Zm에 의한 보다 강한 위상 산란 특성을 함께 사용하므로 광대역 180$^{\circ}$위상 천이기 설계가 가능하다. 제안된 위상 천이기에 대한 이론적인 산란 매개변수들을 얻기 위하여, 구조의 대칭성을 고려하여 우모드 및 기모드 해석 방법을 사용하였으며, 또한, 유도된 수식들을 바탕으로 컴퓨터 시뮬레이션을 통하여 최적의 180$^{\circ}$광대역 위상 천이기 설계를 위한 설계 그라프들을 제시하였다. 설계 그라프들은 Zm과 Zs의 특성 임피던스 값들과 입출력 정합 및 위상 대역폭 값들을 제공한다. 본 논문에서 제안하는 광대역 위상천이기의 전기적인 성능들을 검증하기 위하여, 설계 그래프를 이용하여 3종의 180$^{\circ}$위상 천이기들과 성능 비교를 위해 표준 쉬프만 구조의 180$^{\circ}$위상 천이기를 설계 및 제작하고 실험을 수행하였다. 입출력 임피던스 정합(VSWR=1.15:1) 및 최대 위상 오차$({\varepsilon}_{{\Delta}{\phi}}＝{\pm}2^{\circ})$설계 조건들을 동시에 만족하는 각 위상 천이기의 실험 결과들은 시뮬레이션 결과들과 잘 일치하였으며, 또한 광대역 특성들을 보여주었다.

• 전기전자학회논문지
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• 제15권4호
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• pp.354-362
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• 2011

인공신경망회로에서 아직도 안 풀리는 문제 중 하나는 회로의 처리용량에 관한 것이다. 본 논문은 인공신경망회로의 가장 기본이 되는 하나의 입력과 하나의 출력을 갖은 단층 다단 코어넷을 제안하고 그 처리 용량에 관한 수식을 유도하였다. 제안된 코어넷의 처리 용량으로 p단 입력과 q단 출력을 갖는 코어넷의 처리용량(구현 가능한 함수의 수)은 $a_{p,q}=\frac{1}{2}p(p-1)q^2-\frac{1}{2}(p-2)(3p-1)q+(p-1)(p-2)$ 이며, 입력단 p 값이 짝수이고, 출력단 q가 홀수값이면 추가로 (p-1)(p-2)(q-2)/2 만큼 감해진다. 입력 값으로 3단(level), 출력 값으로 6단을 갖는 1(3)-1(6) 모델을 시뮬레이션하여 분석한 결과, 총 216가지의 함수 조합에서 입력 레벨링 방법으로 cot(x)를 이용하여 82가지의 함수가 구현가능 함을 보였다. 이 모델의 시뮬레이션 결과 80개의 함수가 수렴(구현 가능)하였고, 나머지 수렴되지 않은 함수 중에서 2개의 함수는 무게값 공간에서 무게값 좌표를 미리 계산하여 구현 가능함으로 나와, 총 82개의 구현 가능한 함수가 있음을 보였으며, 이는 위 코어넷 처리용량에 의한 계산 값과 일치하였다.

• 대한전자공학회논문지SD
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• 제43권3호
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• pp.48-58
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• 2006

본 논문은 가산기 기반 DA(Distributed Arithmetic: 분산 산술연산)구조로서 ROM과 같은 일반적인 메모리가 사용되지 않는 8x8의 2차원 DCT(Discrete Cosine Transform)/IDCT(Inverse DCT) 프로세서를 제안 설계하였다. 제안된 논문은 DCT와 IDCT의 계수 행렬에서 하드웨어를 줄이기 위해 계수 행렬의 홀수 부분을 공유하였고, 2차원 DCT/IDCT 프로세서의 계수 연산을 위해 단지 29개의 가산기만을 사용하였다. 이는 8x8 1차원 DCT NEDA(NEw DA)구조에서의 가산기 수 보다 48.6%를 감소 시켰다. 또한, 기존의 전치메모리와는 다른 새로운 전치네트워크 구조를 제안하였다. 제안된 전치네트워크 구조에서는 전치메모리 블록 대신 하드웨어를 줄이기 위해 레지스터 형태의 새로운 레지스터 블록 전치네트워크 형태를 제안하였다. 제안된 전치네트워크 블록은 64개의 레지스터를 사용하며, 이는 일반적인 메모리를 사용하는 기존의 전치메모리 구조에 사용된 트랜지스터 수 보다 18%가 감소하였다. 또한 처리율 향상을 위해 새롭게 적용되고 있는 방식으로, 입력 데이터에 대해 매 클럭 주기마다 8개의 화소데이터를 받아서 8개의 화소데이터를 처리하도록 하여 출력하는 비트 병렬화 구조로 설계하였다.