• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.509-518
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• 2023

본 논문에서는 아날로그 회로 트리밍과 Calibration 등에 필요한 4Kb Poly-Fuse OTP IP를 설계하였다. NMOS Select 트랜지스터와 Poly-Fuse 링크로 구성된 Poly-Fuse OTP 셀의 BL 저항을 줄이기 위해 BL은 Metal 2와 Metal 3를 stack하였다. 그리고 BL 라우팅 저항을 줄이기 위해 4Kb 셀은 64행 × 32열 Sub-block 셀 어레이 2개로 나뉘었으며, BL 구동회로는 Top과 Bottom으로 나누어진 2Kb Sub-block 셀 어레이의 가운데에 위치하고 있다. 한편 본 논문에서는 1 Select 트랜지스터에 1 Poly-Fuse 링크를 사용하는 OTP 셀에 맞게 코어회로를 제안하였다. 그리고 OTP IP 개발 초기 단계에서 프로그램되지 않은 Poly-Fuse의 저항이 5kΩ까지 나올수 있는 경우까지를 고려한 데이터 센싱 회로를 제안하였다. 또한 Read 모드에서 프로그램되지 않은 Poly-Fuse 링크를 통해 흐르는 전류를 138㎂ 이하로 제한하였다. DB HiTek 90nm CMOS 공정으로 설계된 Poly-Fuse OTP 셀 사이즈는 11.43㎛ × 2.88㎛ (=32.9184㎛2)이고, 4Kb Poly-Fuse OTP IP 사이즈는 432.442㎛ × 524.6㎛ (=0.227mm²)이다.

• 한국정보전자통신기술학회논문지
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• 제17권4호
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• pp.266-274
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• 2024

본 논문에서는 아날로그 회로 트리밍과 보정 (calibration) 등에 필요한 데이터를 저장하는 비휘발성 메모리인 저면적 32bit PF (Poly-Fuse) OTP IP를 설계하였다. 한 개의 선택 트랜지스터에 2개의 PF를 사용하여 하나의 OTP 셀을 구성하므로 2 비트의 데이터를 프로그램할 수 있는 1셀-2비트의 multibit PF OTP 셀을 제안하였다. 제안된 1셀-2비트 PF OTP 셀의 bitcell 사이즈는 12.69㎛ × 3.48㎛ (=44.161㎛2)의 1/2로 기존 PF OTP 셀의 bitcell 사이즈에 비해 셀 면적을 33% 줄였다. 한편 본 논문에서는 제안된 multbit 셀의 동작에 맞도록 1행 × 32열 셀 어레이 회로와 코어 회로 (WL 구동회로, BL 구동회로, BL 스위치 회로와 DL sense amplifier 회로)를 새롭게 제안하였다. 제안된 multibit 셀을 사용한 32bit OTP IP의 레이아웃 사이즈는 238.47㎛ × 156.52㎛ (=0.0373㎛2)으로 기존 single bitcell을 이용한 32bit PF OTP IP 사이즈인 386.87㎛ × 144.87㎛ (=0.056㎛2)에 비해 면적을 33% 정도 줄였다. 10년의 data retention 시간을 고려하여 설계된 32bit PF OTP IP는 detection read 모드와 read 모드에 서 프로그램된 PF의 최소 센싱 저항은 테스트 칩의 post-layout 모의실험 결과 각각 10.5㏀과 5.3㏀으로 설계하였다.