• 전기전자학회논문지
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• 제18권3호
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• pp.328-334
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• 2014

본 논문은 OFB(Output Feedback Block) 블록 암호화 알고리즘에 대한 광학적 암호화 및 복호화 시스템을 제안한다. 제안한 방식은 암호화 과정에 필요한 XOR 논리 연산을 구현하기 위해 이중 인코딩 기법을 사용한다. 또한, 제안된 암호화 시스템은 광 병렬처리의 특성상 데이터가 2차원으로 배열되어 매우 큰 암호키를 구현할 수 있기 때문에 기존의 전자적 OFB 방식보다 한층 더 암호강도가 증강된 암호화 시스템을 제공한다. 마지막으로, 제안한 방식을 검증하기 위해 컴퓨터 시뮬레이션을 통하여 암호화 및 복호화 과정을 보여준다. 그 결과, 제안한 광학적 OFB 암호화 시스템은 광학적인 고속성과 병렬성의 이점까지 포함하기 때문에 더욱 효율적이고 강력한 광학적 블록 암호화 시스템이 가능하다.

• 정보보호학회논문지
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• 제11권4호
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• pp.55-66
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• 2001

본 논문에서는 블록 암호의 기본적인 동작 모드 중의 하나인 OFB 암호화 모드와 비동기식 IMT-2000의 무선 구간 메시지 암호화를 위해 사용되는 3GPP f8 암호화 모드의 안전성을 분석한다. Left-or-right 안전성 개념을 적용하여 각각 랜덤 함수 모델과 랜덤 치환 모델에서의 안전성에 대한 하한과 상한을 증명하고, 또한 유사랜덤 함수 모델과 유사 랜덤 치환 모델에서의 안전성을 각각 증명한다.

• 인터넷정보학회논문지
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• 제22권5호
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• pp.17-26
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• 2021

본 논문은 기가비트 이더넷 망에서 AES 알고리즘을 적용한 OFB 방식의 암호화/복호화를 이용한 물리 계층 프레임 보안 기법에 관한 것이다. 기가비트 이더넷 망에서 데이터 송수신시에 프레임을 보안 강도가 강력한 AES 알고리즘을 적용한 OFB 방식의 암호화/복호화를 수행하는 물리 계층에서의 데이터 보안 기법을 제안한다. 일반적으로 기가비트 이더넷망 운영 시에 보안 기능이 없으나 데이터 보안이 필요할 경우에 본 기법을 적용한 장치를 부가적으로 설치하여 보안 기능을 수행할 수가 있다. 기가비트 이더넷 망에서 데이터 전송 시에 이더넷 프레임은 IEEE 802.3 규격에 준하는 데 이 프레임에는 데이터 필드 외에도 수신 노드에서 데이터의 올바른 수신을 보장하기 위한 몇 개의 필드가 포함되어 있다. 암호화 시에는 이러한 영역을 제외한 데이터 영역만 암호화하여 실시간으로 전송하여 주어야 한다. 본 논문에서는 평문으로 구성된 IEEE802.3 프레임의 데이터 영역만 송신노드에서 암호화하여 전송한 프레임을 수신 노드에서 수신한 후 데이터 영역만 복호화하여 전송된 평문이 복구됨을 확인하여 암호화/복호화가 가능함을 보여준다. 일반적으로 보안 기능이 없이 운용하는 이더넷 망에서 데이터에 대한 보안이 요구될 시에 본 기법을 적용한 장치를 부가적으로 설치함으로서 시스템의 신뢰성을 높일 수 있다.

• 정보보호학회논문지
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• 제11권1호
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• pp.13-23
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• 2001

본 논문에서는 우리 나라 128 비트 블록 암호 알고리즘 표준인 SEED를 하드웨어로 구현하였다. 먼저 하드웨어 구 현 측면에서 SEED를 같은 비밀키 블록 암호 알고리즘으로 AES 최종 후보 알고리즘인 MARS, RC6, RIJNDAEL, SERPENT, TWOFISH와 비교 분석하였다. 동일한 조건하에서 분석한 결과, SEED는 MARS, RC6, TWOFISH보다는 암호 화 속도가 빨랐지만, 가장 빠른 RIJNDAEL보다는 약 5배정도 느렸다. 이에 속도 측면에서 우수한 성능을 가질 수 있는 고속 SEED 구조를 제안한다. SEED는 동일한 연산을 16번 반복 수행하므로 1라운드를 Jl 함수 블록, J2 함수 블록, key mixing 블록을 포함한 J3 함수 블록의 3단계로 나누고, 이를 파이프라인 시켜 더 빠른 처리 속도를 가지도록 하였다. G 함수는 구현의 효율성을 위해 4개의 확장된 4바이트 SS5-box 들의 xor로 처리하였다. 이를 Verilog HDL을 사용하여 ALTERA FPGA로 검증하였으며, 0.5um 삼성 스탠다드 셀 라이 브러리를 사용할 경우 파이프라인이 가능한 ECB 모드의 암호화와 ECB, CBC, CFB 모드의 복호화 시에는 384비트의 평문을 암복호화하는데 총 50클럭이 소요되어 97.1MHz의 클럭에서 745.6Mbps의 성능을 나타내었다. 파이프라인이 불 가능한 CBC, OFB, CFB 모드의 암호화와 OFB 모드의 복호화 시에는 동일 환경에서 258.9Mbps의 성능을 보였다.

• 전기전자학회논문지
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• 제22권2호
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• pp.233-241
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• 2018

블록암호 알고리듬 ARIA, AES를 기반으로 GCM (Galois/Counter Mode) 인증암호를 지원하는 암호 프로세서를 경량화 구현하였다. 설계된 암호 프로세서는 블록암호를 위한 128 비트, 256 비트의 두 가지 키 길이와 5가지의 기밀성 운영모드 (ECB, CBC, OFB, CFB, CTR)도 지원한다. 알고리듬 특성을 기반으로 ARIA와 AES를 단일 하드웨어로 통합하여 구현하였으며, CTR 암호연산과 GHASH 연산의 효율적인 동시 처리를 위해 $128{\times}12$ 비트의 부분 병렬 GF (Galois field) 곱셈기를 적용하여 전체적인 성능 최적화를 이루었다. ARIA/AES-GCM 인증암호 프로세서를 FPGA로 구현하여 하드웨어 동작을 확인하였으며, 180 nm CMOS 셀 라이브러리로 합성한 결과 60,800 GE로 구현되었다. 최대 동작 주파수 95 MHz에서 키 길이에 따라 AES 블록암호는 1,105 Mbps와 810 Mbps, ARIA 블록암호는 935 Mbps와 715 Mbps, 그리고 GCM 인증암호는 138~184 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.237-240
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• 2012

본 논문에서는 국내 표준(KS)으로 제정된 블록암호 알고리듬 ARIA의 하드웨어 구현을 제안한다. 제안된 ARIA 암 복호 코어는 표준에 제시된 세 가지 마스터 키 길이 128/192/256-비트를 모두 지원하도록 설계되었으며, ECB, CBC, CTR, OFB와 같은 4개의 암호 운영모드를 지원한다. 회로의 크기를 줄이기 위해 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였다. 설계된 ARIA 암 복호 코어를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 1.07 Gbps@167 MHz의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.778-784
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• 2012

대칭형 블록 암호 시스템은 암호화와 복호화 과정에서 동일한 암호키를 사용한다. HIGHT 암호 알고리즘은 2010년 ISO/IEC에서 국제표준으로 승인된 모바일용 64비트 블록 암호기술이다. 본 논문에서는 HIGHT 블록 암호 알고리즘을 Verilog-HDL을 이용하여 설계하였다. ECB, CBC, OFB 및 CTR과 같은 블록 암호용 4개의 암호 운영모드를 지원하고 있다. 고정된 크기의 연속적인 메시지 블록을 암 복호화할 때, 매 34클럭 사이클마다 64비트 메시지 블록을 처리할 수 있다. Xilinx사의 vertex 칩에서 144MHz의 동작 주파수를 가지며, 최대 처리율은 271Mbps이다. 설계된 암호 프로세서는 PDA, 스마트 카드, 인터넷 뱅킹 및 위성 방송 등과 같은 분야의 보안 모듈로 응용이 가능할 것으로 사료된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.169-172
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• 2000

This paper describes design of cryptographic processor which can execute SEED, DES, and triple DES encryption algorithm. To satisfy flexible architecture and area-efficient structure, the processor has I unrolled loop structure with hardware sharing and can support four standard mode, such as ECB, CBC, CFB, and OFB modes. To reduce overhead of key computation, the precomputation technique is used. Also to eliminate increase of processing time due to data input and output time, background I/O technique is used which data input and output operation execute in parallel with encryption operation of cryptographic processor. The cryptographic processor is designed using 2.5V 0.25 $\mu\textrm{m}$ CMOS technology and consists of about 34.8K gates. Its peak performances is about 250 Mbps under 100 Mhz ECB SEED mode and 125 Mbps under 100 Mhz triple DES mode.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2000년도 춘계학술발표논문집
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• pp.117-120
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• 2000

This paper describe VLSL design of crytographic processor which can execute triple DES and DES encryption algorithm. To satisfy flexible architecture and area-efficient structure, the processor has 1 unrolled loop structure without pipeline and can support four standard mode, such as ECB, CBC, CFB, and OFB modes. To reduce overhead of key computation , the key precomputation technique is used. Also to eliminate increase of processing time due to data input and output time, background I/O techniques is used which data input and output operation execute in parallel with encryption operation of cryptographic processor. The cryptographic processor is implemented using Altera EPF10K40RC208-4 devices and has peak performance of about 75 Mbps under 20 Mhz ECB DES mode and 25 Mbps uder 20 Mhz triple DES mode.

• 한국정보통신학회논문지
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• 제16권11호
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• pp.2517-2524
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• 2012

국가표준으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 ARIA 암 복호 프로세서는 표준에 제시된 3가지 마스터 키 길이 128/192/256-비트와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다. 설계된 ARIA 암 복호 프로세서를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, $0.13-{\mu}m$ CMOS 표준셀로 합성한 결과 46,100 게이트로 구현되었다. 레이아웃의 면적은 $684-{\mu}m{\times}684-{\mu}m$ 이며, 200 MHz@1.2V로 동작하여 1.28 Gbps의 성능을 갖는 것으로 평가되었다.