• 한국지진공학회논문집
• /
• 제2권1호
• /
• pp.71-78
• /
• 1998

본 연구는 점탄성 감소기가 설치된 건물의 고유치 해석을 위하여 라그라란지 승수 방법(Lagrage multiplier formulating)을 이용하였다. 특성방정식은 건물의 고유진동수, 감소기가 설치된 층의 모드 성분, 감쇠기의 점성 및 강성에 관계된 식으로 나타났으며, 감쇠기의 점성으로 인하여 복소수의 형태로 표현이 되었다. 유도된 특성방정식은 고유치 해석을 위한 일반적인 형태의 식이 아니므로 본 연구에서는 그림 해석을 통하여 감쇠기의 설치로 인한 점성과 증가로 건물의 복소 고유진동수의 변화를 분석하는 방법을 제시하였다. 그림 해석으 결과에 따르면 감쇠기의 점성과 강성으로 인한 복소 고유진동수의 물리적인 의미를 확인할 수 있으며, 최소 및 최대값을 예측할 수 있다. 또한, 복소 고유진동수를 실수의 고유진동수와 모드 감쇠비로 변환하여 상태방정식에 의한 방법의 결과와 비교하여 정확성을 검증하였다.

• 대한전자공학회논문지SD
• /
• 제43권6호
• /
• pp.47-52
• /
• 2006

본 논문에서는 130nm 이하의 초미세 공정을 위한 저전력 32비트$\times$32비트 곱셈기를 제안한다. 공정이 미세화 되어감에 따라 누설 전류에 의한 정적 전력이 급격하게 증가하여 동적 전력에 비해 무시하지 못할 수준에까지 이르게 된다. 최근 들어 동적 전력과 정적 전력을 동시에 줄일 수 있는 방법으로 MTCMOS에 기반하는 전원 차단 방법이 널리 쓰이고 있지만, 대규모 블록의 전원이 복귀될 때 심각한 전원 잡음이 발생하는 단점이 있다. 따라서 제안하는 곱셈기는 파이프라인 스테이지를 따라 순차적으로 전원을 차단하고 복귀함으로 전원 잡음을 완화시킨다. $0.35{\mu}m$ 공정에서 칩 제작 후 측정하고 130nm 및 90m 공정에서 게이트-트랜지션 수준 모의실험을 실시한 결과 유휴 상태에서의 전력 소모는 $0.35{\mu}m$, 130nm 및 90nm 공정에서 각각 $66{\mu}W,\;13{\mu}W,\;6{\mu}W$이었으며 동작 시 전력 소모의 $0.04\sim0.08%$에 불과하였다. 기존의 클록 게이팅 기법은 공정이 미세화되어감에 따라 전력 감소 효율이 떨어지지만 제안하는 곱셈기에서는 이러한 문제점이 발생하지 않았다.

• 정보보호학회논문지
• /
• 제16권4호
• /
• pp.33-41
• /
• 2006

RSA 암호 시스템은 IC카드, 모바일 시스템 및 WPKI, 전자화폐, SET, SSL 시스템 등에 많이 사용된다. RSA는 모듈러 지수승 연산을 통하여 수행되며, Montgomery 곱셈기를 사용하는 것이 효율적이라고 알려져 있다. Montgomery 곱셈기에서 임계 경로 지연 시간(Critical Path Delay)은 세 피연산자의 덧셈에 의존하고 캐리 전파를 효율적으로 처리하는 문제는 Montgomery 곱셈기의 효율성에 큰 영향을 미친다. 최근 캐리 전파를 제거하는 방법으로 캐리 저장 덧셈기(Carry Save Adder, CSA)를 사용하는 연구가 계속 되고 있다. McIvor외 세 명은 지수승 연산에 최적인 CSA 3단계로 구성된 Montgomery 곱셈기와 CSA 2단계로 구성된 Montgomery 곱셈기를 제안했다. 시간 복잡도 측면에서 후자는 전자에 비해 효율적이다. 본 논문에서는 후자보다 빠른 연산을 수행하기 위해 캐리 전파 제거 특성을 가진 이진 부호 자리(Signed-Digit SD) 수 체계를 사용한다. 두 이진 SD 수의 덧셈을 수행하는 잉여 이진 덧셈기(Redundant Binary Adder, RBA)를 새로 제안하고 Montgomery 곱셈기에 적용한다. 기존의 RBA에서 사용하는 이진 SD 덧셈 규칙 대신 새로운 덧셈 규칙을 제안하고 삼성 STD130 $0.18{\mu}m$ 1.8V 표준 셀 라이브러리에서 지원하는 게이트들을 사용하여 설계하고 시뮬레이션 하였다. 그 결과 McIvor의 2 방법과 기존의 RBA보다 최소 12.46%의 속도 향상을 보였다.

• 한국콘텐츠학회논문지
• /
• 제9권4호
• /
• pp.27-33
• /
• 2009

비디오 부호화에서의 라그랑지안 계수의 선정은 Rate-Distortion Optimization의 성능을 결정하는 중요한 요소이다. H.264의 참조소프트웨어인 JM에서는 모든 매크로블록에 하나의 RDO모델을 사용한다. 그러나 각각의 매크로블록의 특성은 다르기 때문에 그에 맞는 RDO모델을 적용함으로써 성능향상을 기대할 수 있다. 본 논문에서는 매크로블록의 특성에 따라서 적응적인 RDO알고리즘을 제안한다. 우리는 실험적으로 각 매크로블록의 특성에 따른 최적의 라그랑지안 계수를 얻었다. 성능평가를 위하여 제안한 알고리즘은 참조 소프트웨어 JM10.2에 적용되었고, 실험결과 약 0.2dB정도의 화질 향상을 얻을 수 있었다.

• 대한기계학회논문집
• /
• 제16권5호
• /
• pp.899-909
• /
• 1992

본 연구에서는 대수 미분 방정식을 풀기위한 새로운 방법을 소개한다. 본 작업에서는 Lagrange multiplier의 값이 사전에 주어졌다고 생각하여, 즉 대수 미분 방정식을 순수한 상미분 방정식으로 변환하여, 잘 알려진 시간 적분법을 적용한다. 또 정확한 Lagrange Multiplier값은 반복 계산법(iterative scheme)에 의하여 계산한 다. 시간 적분의 정확도와 제한 조건의 정확도는 모두 보장된다. 특히 제한 조건 의 경우, 위치, 속도 및 가속도의 제한 조건이 모두 만족된다. 또 정확한 Lagrange multiplier의 값을 계산 가속기법(acceleration technique)에 의하여 대단히 빨리 계 산한다. 독립 좌표를 구할 필요가 없으므로 거대한 행열을 decomposition하는 등의 복잡한 절차가 불필요하며 N-R 반복법 역시 불필요하다. 이러한 사항들 및 Jacobian 행열의 sparsity로 인하여 경제적인 계산이 가능하게 된다.

• 한국항행학회논문지
• /
• 제16권1호
• /
• pp.62-69
• /
• 2012

다중제어 Toffoli(multiple-control Toffoli, MCT) 게이트는 원시 게이트에 의존적인 양자 기술을 필요로 하는 매크로 레벨 다치(multiple-valued) 게이트이며, Galois Field sum-of-product(GFSOP)형 양자논리 함수의 합성에 사용되어 왔다. 가역 논리는 저전력 회로 설계를 위한 양자계산(quantum computing, QC)에서 매우 중요하다. 본 논문은 먼저 GF4 가역 승산기를 제안한 후 GF4 승산기 기반의 quaternary MCT 게이트 실현을 제안하였다. MCT 게이트 실현을 위한 비교에서 제안한 MCT 게이트가 다중제어 입력이 증가할수록 종전의 작은 MCT 게이트 합성 방법보다 원시 게이트 수와 게이트 지연을 상당량 줄일 수 있음을 보였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2007년도 추계종합학술대회
• /
• pp.838-841
• /
• 2007

본 연구에서는 두 개의 17비트 오퍼랜드를 radix-4 Booth's algorithm을 이용하여 곱셈 연산을 수행하는 곱셈기를 설계하였다. 속도를 빠르게 하기 위하여 2단 파이프라인 구조로 설계하였고 Wallace tree 부분의 레이아웃을 규칙적으로 하기 위해서 4:2 덧셈기를 사용하였다. 회로를 평가하기 위해 Hynix 0.6-um CMOS 공정으로 MPW 칩을 제작하였다. 회로를 효율적으로 테스트하기 위한 방법을 제안하고 고장 시뮬레이션을 수행하였다. 설계된 곱셈기는 9115개의 트랜지스터로 구성되며 코어 부분의 레이아웃 면적은 약 $1135^*1545$ mm2 이다. 칩은 전원전압 5V에서 24-MHz의 클럭 주파수로 동작하였음을 확인하였다.

• 응용통계연구
• /
• 제28권2호
• /
• pp.189-200
• /
• 2015

본 논문에서는 정상적 부트스트래핑을 금융 자산 가격에서 시장 미시구조 잡음에 대한 라그랑지 승수 검정에 적용한다. 몬테 카를로 실험을 통해 부트스트래핑 방법이 조건부 이분산 모형을 적용한 기존 라그랑지 승수 검정의 유의수준 왜곡 문제를 개선함을 보인다. 이 검정을 KOSPI 지수와 원-달러 환율과 같은 실제 데이터에 적용한다.

• 한국통신학회논문지
• /
• 제30권3C호
• /
• pp.176-184
• /
• 2005

본 논문에서는 디지털 컨텐츠 보호를 위해 표준으로 제정된 DTCP(Digital Transmission Contents Protection)용 타원 곡선 암호(ECC) 연산기의 구현에 대해 기술한다. 기존의 시스템이 유한체 GF(2/sup m/)를 사용하는 것과는 달리 DTCP에서는 소수체인 GF(p)에서 타원 곡선을 정의하여 인증 및 키 교환을 위해 ECC 암호 알고리즘을 사용하고 있다. 본 논문에서는 ECC 알고리즘의 핵심 연산인 GF(p) 상에서의 스칼라 곱셈 연산기를 구현하였으며, 이 중 가장 많은 시간과 자원을 필요로 하는 나눗셈 연산을 제거하기 위하여 투영 좌표 변환 방법을 이용하였다. 또한, 효율적인 모듈러 곱셈 연산을 위하여 몽고메리 알고리즘을 이용하였으며, 곱셈기의 처리 속도를 빠르게 하기 위해 CSA(Carry Save Adder)와 4-레벨의 CLA(Carry Lookahead Adder)를 사용하였다. 본 논문에서 설계한 스칼라 곱셈기는 삼성전자 0.18 un CMOS 라이브러리를 이용하여 합성하였을 경우 64,559 게이트의 크기에 최대 98 MHz까지 동작이 가능하며 이 때 데이터 처리속도는 29.6 kbps로 160-blt 프레임당 5.4 ms 걸린다. 본 성능은 실시간 환경에서 DTCP를 위한 디지털 서명, 암호화 및 복호화, 그리고 키 교환 등에 효율적으로 적용될 수 있다.

• 한국전자파학회논문지
• /
• 제21권2호
• /
• pp.208-217
• /
• 2010

본 논문에서는 주파수 체배기와 위상 동기화 회로(Phase-Locked Loop: PLL)를 이용한 주파수 합성기를 이용한 10 GHz 대역에서 동작하는 생체 신호 레이더를 제안하였다. 제안된 10 GHz 대역 생체 레이더는 2.5 GHz 전압 제어 발진기와 PLL을 이용하여 발생된 위상 잡음 특성이 매우 뛰어나고 안정적인 정현 신호를 이용하여 뛰어난 생체 신호 검출 성능을 보인다. 또한 10 GHz 대역에서 PLL을 구현하기 어려운 점을 해결하기 위하여 2.5 GHz 대역에서 PLL을 이용하여 발생된 신호를 주파수 체배기를 이용하여 10 GHz 대역 신호를 발생시키는 방법을 제안하였다. 본 논문에서는 제안된 구조의 생체 레이더의 잡음 특성을 이론적으로 분석하여 제안된 구조의 타당성을 검증하였다. 실험 결과 100 cm까지 매우 우수한 생체 신호 검출이 가능하였으며, 이로서 제안된 구조의 10 GHz 대역의 생체 레이더의 타당성을 확인하였다.