• 한국컴퓨터정보학회논문지
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• 제19권4호
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• pp.25-33
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• 2014

본 논문에서는 멀티코어 프로세서 상에서 실시간 작업들의 데드라인들을 만족하면서 전력 소모량의 확률적 기대값을 최소화하는 문제를 해결하는 스케쥴링 기법을 제시하였다. 제시된 기법에서는 주어진 작업들의 불확실한 계산량을 과거의 계산량 분포에 기반하여 확률적 계산량으로 변환하고, 한정된 개수의 이산적 클락 주파수 값들을 이용하여 변환된 확률적 계산량의 전력 소모 기대 값을 최소화한다. 또한 시스템의 부하량이 적을 때에는 누수 전력을 고려하여 전체 코어들 중에서 일부의 코어들만을 사용하고 나머지 코어들의 전원을 소등시켜서 전력 소모량을 줄인다. 성능평가 실험에서 제시된 기법이 기존 방법의 전력 소모량을 최대 69%까지 감소시킴을 확인하였다.

• Journal of Computing Science and Engineering
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• 제7권1호
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• pp.53-66
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• 2013

Bounding the worst-case DRAM performance for a real-time application is a challenging problem that is critical for computing worst-case execution time (WCET), especially for multicore processors, where the DRAM memory is usually shared by all of the cores. Typically, DRAM commands from consecutive DRAM accesses can be pipelined on DRAM devices according to the spatial locality of the data fetched by them. By considering the effect of DRAM command pipelining, we propose a basic approach to bounding the worst-case DRAM performance. An enhanced approach is proposed to reduce the overestimation from the invalid DRAM access sequences by checking the timing order of the co-running applications on a dual-core processor. Compared with the conservative approach, which assumes that no DRAM command pipelining exists, our experimental results show that the basic approach can bound the WCET more tightly, by 15.73% on average. The experimental results also indicate that the enhanced approach can further improve the tightness of WCET by 4.23% on average as compared to the basic approach.

• 한국컴퓨터정보학회논문지
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• 제19권5호
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• pp.1-10
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• 2014

제시된 기법은 실시간 태스크들의 데드라인들을 만족하고 또한 기본-백업 태스크 모델을 사용하여 영구 결함을 포용하면서 멀티코어 프로세서의 에너지 소모량을 최소화하도록 태스크들을 스케줄링한다. 기존의 방법들이 기본 태스크와 백업 태스크의 중복 수행 시간을 최소화하도록 태스크들을 스케줄링했지만, 제시된 기법에서는 코어 속도를 최대한 줄이기 위해서 기본 태스크와 백업 태스크의 중복 수행 시간을 최대화하여 에너지 소모량을 감소시켰다. 제시된 기법이 에너지 소모량을 최소화시킴을 수학적으로 분석하였고, 또한 성능평가 실험을 통해서 제시된 기법이 기존 방법의 에너지 소모량을 최대 77%까지 감소시킴을 보였다.

• Structural Engineering and Mechanics
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• 제63권4호
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• pp.457-469
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• 2017

This manuscript deals with a novel approach aimed at identifying multiple damaged sites in structural components through finite frequency changes. Natural frequencies, meant as a privileged set of modal data, are adopted along with a numerical model of the system. The adoption of finite changes efficiently allows challenging characteristic problems encountered in damage detection techniques such as unexpected comparison of possible shifted modes and the significance of modal data changes very often affected by experimental/environmental noise. The new procedure extends MDLAC and exploits parallel computing on modern multicore processors. Smart filters, aimed at reducing the potential damaged sites, are implemented in order to reduce the computational effort. Several use cases are presented in order to illustrate the potentiality of the new damage detection procedure.

• 한국컴퓨터정보학회논문지
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• 제18권2호
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• pp.31-39
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• 2013

본 논문에서는 멀티코어 프로세서에서 단일 실시간 병렬 작업의 데드라인을 만족하면서 전력 소모량의 확률적 기대 값을 최소화하는 스케쥴링 기법을 제안하였다. 제안된 기법에서는 단일 작업을 여러 개의 코어들 상에서 동시에 수행하는 병렬 처리 기법을 적용하였고, 전체 코어들 중에서 일부의 코어들만을 사용하고 나머지 코어들의 전원을 소등하여 전력 소모량을 줄였다. 또한 한정된 개수의 이산적 클락 주파수 값들을 가지는 DVFS 기반 멀티코어 프로세서에 대해서, 확률적 계산량 모델을 가진 실시간 병렬 작업의 데드라인을 만족하면서 전력 소모량의 확률적 기대 값을 최소화함을 수학적으로 증명하였다. 성능평가 실험에서, 제안된 기법이 기존 방법의 전력소모량을 최대 81%까지 감소시킴을 확인하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제4권6호
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• pp.177-184
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• 2015

본 논문에서는 DVFS 기반의 멀티코어 프로세서상에서 실시간 병렬 작업들의 마감시한을 만족하면서 전력 소모량을 최소화시키는 스케줄링 기법을 제안하였다. 제안된 기법에서는 먼저 모든 프로세싱 코어들의 계산부하가 동일해지도록 각 작업에게 할당될 프로세싱 코어들의 실수 개수를 찾는다. 그리고 프로세싱 코어들의 계산부하가 동일하도록 유지하면서 찾은 실수 개수의 프로세싱 코어들을 자연수 개수의 프로세싱 코어들로 변환시켜 각 작업들의 실행에 할당한다. 제안된 방법은 단일 시점에 동일한 속도로 동작하는 주파수 공유형 멀티코어 프로세서의 전력 소모량을 최소화하도록 설계되었다. 성능 평가 실험에서 제안된 기법이 기존 방법의 전력 소모량을 최대 38%까지 감소시킴을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제19권12호
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• pp.1-10
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• 2014

본 논문에서는 다중코어 프로세서 상에서 주기적 실시간 작업들의 데드라인을 만족하면서 전력 소모량을 최소화하도록 DVFS 기법과 전원 소등 기법을 모두 사용하는 스케줄링 방법을 제안하였다. 제안된 스케줄링 방법은 프로세싱 코어들이 단일 시점에 같은 속도로 동작하는 연관형 프로세서 모델에 적합하도록 설계되었고, 기존 연구에서 해결하지 못한 프로세싱 코어들의 부하불균등 현상을 병렬 수행을 작업들에 적용하여 해소함으로써 전력 소모량을 줄였다. 또한 작업들의 전체 계산량을 고려하여 일부 프로세싱 코어들만을 활성화하여 사용하고 나머지 코어들의 전원은 소등하여 전력 소모량을 줄였다. 전체 프로세싱 코어들 중에서 활성화될 프로세싱 코어들의 개수는 수학적 분석을 통하여 결정되었다. 성능 평가 실험에서 제안된 방법은 기존 방법보다 전력 소모량을 최대 77%까지 감소시킴을 보였다.

• Journal of Computing Science and Engineering
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• 제7권1호
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• pp.30-43
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• 2013

Multicore and multiprocessor systems with dynamic voltage scaling architectures are being used as one of the solutions to satisfy the growing needs of high performance applications with low power constraints. An important aspect that has propelled this solution is effective task/application scheduling and mapping algorithms for multiprocessor systems. This work proposes an energy aware, offline, probability-based unified scheduling and mapping algorithm for multiprocessor systems, to minimize the number of processors used, maximize the utilization of the processors, and optimize the energy consumption of the multiprocessor system. The proposed algorithm is implemented, simulated and evaluated with synthetic task graphs, and compared with classical scheduling algorithms for the number of processors required, utilization of processors, and energy consumed by the processors for execution of the application task graphs.

• Journal of Computing Science and Engineering
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• 제5권1호
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• pp.1-18
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• 2011

As the first step toward real-time multi-core computing, this paper presents a novel approach to bounding the worst-case performance for threads running on multi-core processors with shared L2 instruction caches. The idea of our approach is to compute the worst-case instruction access interferences between different threads based on the program control flow information of each thread, which can be statically analyzed. Our experiments indicate that the proposed approach can reasonably estimate the worst-case shared L2 instruction cache misses by considering the inter-thread instruction conflicts. Also, the worst-case execution time (WCET) of applications running on multi-core processors estimated by our approach is much better than the estimation by simply assuming all L2 instruction accesses are misses.

• 한국인터넷방송통신학회논문지
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• 제16권1호
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• pp.233-238
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• 2016

근래에 임베디드 프로세서의 성능을 향상시키기 위하여 멀티코어 프로세서 구조가 널리 이용되고 있다. 이러한 멀티코어 프로세서는 크게 대칭적 구조와 비대칭적 구조로 나뉘며, 비대칭적 멀티코어 프로세서가 대칭적 멀티코어 프로세서에 비하여 더욱 성능이 높고 효율적이라고 알려져 있다. 본 논문에서는 임베디드 프로세서에 대하여 이것을 확인하기 위하여, 다양한 구성을 갖는 비대칭적 임베디드 듀얼코어, 쿼드코어, 옥타코어 및 헥사데카코어 프로세서에 대하여 MiBench 벤치마크를 입력으로 하여 모의실험을 수행하여 그 성능을 측정하였다. 또한, 비슷한 하드웨어 규모의 대칭적 임베디드 멀티코어 프로세서와 비교하여 성능의 우수성을 확인하였다.