• Journal of Korean Biological Nursing Science
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• 제4권2호
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• pp.151-166
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• 2002

This study was conducted for the evaluation of the effect of Dementia prevention nursing program on Urinary 17-KS, 17-OHCS, and Blood Na, Cl, K, Ca, P, cholesterol. The sample for the present study was composed of 16 demented elderly in D care center for the elderly in K city. The Dementia prevention nursing program consisted of concept memory training, music therapy, and art therapy. The program was performed twice a week and about ninety minutes was consumed for one session. The program had been administered for 8 weeks. We checked Urinary 17-KS, 17-OHCS, and Blood Na, Cl, K, Ca, P, cholesterol before and after the program. Statistical analysis was performed by using descriptive statistics and Wlicoxon signed rank test of SAS system for window 6.12. The result were follows : 1. Urinary 17-KS 17-KS score increased significantly after intervention(p=0.005). 2. Urinary 17-OHCS 17-OHCS score increased significantly after intervention(p=0.001). 3. Blood Na, Cl, K, Ca, P, cholesterol Na(p=0.0002), Cl(p=0.0001), K(p=0.0001), Ca(p=0.0028), decreased significantly after intervention. The results show that Dementia prevention nursing program increases Urinary 17-KS, 17-OHCS, and decreases Blood Na, Cl, K, Ca, P, cholesterol. In conclusion, the Dementia prevention nursing program can be used for the effective measure to decrease stress of the Demented elderly.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권1호
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• pp.52-58
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• 2006

Single-electron transistor (SET)-based logic cells and SET/FET hybrid integrated circuits have been fabricated on SOI chips. The input-output voltage transfer characteristic of the SET-based complementary logic cell shows an inverting behavior where the output voltage gain is estimated to be about 1.2 at 4.2K. The SET/FET output driver, consisting of one SET and three FETs, yields a high voltage gain of 13 and power amplification with a wide-range output window for driving next circuit. Finally, the SET/FET literal gate for a multi-valued logic cell, comprising of an SET, an FET and a constant-current load, displays a periodic voltage output of high/low level multiple switching with a swing as high as 200mV. The multiple switching functionality of all the fabricated logic circuits could be enhanced by utilizing a side gate incorporated to each SET component to enable the phase control of Coulomb oscillations, which is one of the unique characteristics of the SET-based logic circuits.

• 한국멀티미디어학회논문지
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• 제3권4호
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• pp.407-415
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• 2000

설비 집약적이며 복잡한 생산 시스템중의 하나인 반도체 FAB 공정은 제품의 흐름시간과 대기시간, 공정 중 재고를 줄이는 것이 흐름제어의 가장 중요한 목표이다. 이에 본 연구에서는 소품종 다랑 생산 시스템에서 발생하는 비경제성을 줄이고 생산성을 향상시키기 위하여 현재 반도체 양산 회사에서 주로 채택하고 있는 In-Line Layout을 분석하고 새로운 제안 방식인 그룹테크놀로지를 이용한 Job Shop 형태의 Stand Alone Layout과 함께 각각의 모델로 구축하고 시뮬레이션 함으로써 일별 생산 계획상의 회수 변화에 따른 각Layout의 특성을 비교, 분석하였다. 이 때 사용한 시뮬레이션 툴은 모델 구축 및 시뮬레이션이 용이하고 범용적인 (이산형 제조 시스템용) ProSys를 사용하였다. 연구 결과로는 일별 생산 계획상의 회수 초기에는 In-Line Layout이 Stand Alone Layout보다 대체로 생산량 측면에서 우세하지만 일별 생산계획상의 회수가 증가된 14회부터는 Stand Alone Layout이 더 우세한 것으로 나타났다

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.132-132
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• 2011

For the programming volume of PRAM, Ge2Sb2Te5(GST) thin films have been dominantly used and prepared by physical vapor deposition (PVD), chemical vapor deposition (CVD), atomic layer deposition (ALD). Among these methods, ALD is particularly considered as the most promising technique for the integration of PRAM because the ALD offers a superior conformality to PVD and CVD methods and a digital thickness control precisely to the atomic level since the film is deposited one atomic layer at a time. Meanwhile, although the IST has been already known as an optical data storage material, recently, it is known that the IST benefits multistate switching behavior, meaning that the IST-PRAM can be used for mutli-level coding, which is quite different and unique performance compared with the GST-PRAM. Therefore, it is necessary to investigate a possibility of the IST materials for the application of PRAM. So far there are many attempts to deposit the IST with MOCVD and PVD. However, it has not been reported that the IST can be deposited with the ALD method since the ALD reaction mechanism of metal organic precursors and the deposition parameters related with the ALD window are rarely known. Therefore, the main aim of this work is to demonstrate the ALD process for IST films with various precursors and the conformal filling of a nano size programming volume structure with the ALD?IST film for the integration. InSbTe (IST) thin films were deposited by ALD method with different precursors and deposition parameters and demonstrated conformal filling of the nano size programmable volume of cell structure for the integration of phase change random access memory (PRAM). The deposition rate and incubation time are 1.98 A/cycle and 25 cycle, respectively. The complete filling of nano size volume will be useful to fabricate the bottom contact type PRAM.

• 융합신호처리학회논문지
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• 제6권4호
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• pp.206-211
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• 2005

본 논문에서는 블루투스 기저대역에 적용하기 위한 상관기와 액세스 코드 생성모듈의 설계에 대해 다룬다. 상관기와 액세스 코드 생성 모듈은 블루투스 유닛 사이의 연결설정과 패킷판별, 클록 동기화를 수행한다. 상관기 모듈은 1Mb/s 전송속도를 가지는 입력신호에 대해 슬라이딩 윈도우 상관을 취하여 유용한 패킷판별과 클록 동기화를 행하며, 그 구성은 Wallace tree 구조의 CSA(Carry Save Adder)와 임계 값 판별기로 구성된다. 액세스 코드 생성모듈은 블루투스 표준안에서 제시한 4단계의 생성과정에 따라 설계하였으며 BCH(Bose-Chadhuri-Hocquenghem)순회 부호기(cyclic code)와 제어장치로 구성된다. 의사 랜덤 시퀀스는 동기화 문제를 해결하기 위해 임의의 저장장치에 저장된 형태로 사용하였다. 본 논문에서 제시한 상관기와 액세스 코드 생성모듈은 하드웨어 묘사언어인 VHDL로 설계되었으며 시뮬레이션 및 테스트를 위해 Xilinx FPGA를 사용하여 검증하였다. 설계된 회로의 합성결과는 치대 4.689ns의 임계지연과 최대 7-bit까지의 상관허용 오차를 보여준다.

• 정보처리학회논문지B
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• 제8B권6호
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• pp.699-704
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• 2001

본 논문에서는 혼성 모듈 구조의 recurrent 시간지연신경회로망(time-delay neural network)과 HMM(hidden Markov model)을 결합한 음성인식을 위한 새로운 구조에 대해 연구하였다. 시간지연신경회로망에서는 윈도우 크기를 확장하는 것이 인식률 향상에 유리하므로 이를 위해 첫 번째 은닉층에 궤환 구조를 사용하여 윈도우 크기를 실제로 크게 하지 않고도 동일한 효과를 얻을 수 있도록 하였다. 다음 이 시간지연신경망에서 입력된 음소의 특징 벡터의 시간에 따라 변화하는 성질을 잘 처리 할 수 있도록 시간지연신경회로망의 입력층을 복수의 상태로 나누어 음소특징의 시간축에 대한 각 상태마다 특징 감지기를 갖도록 하였다. 이때 시간지연신경회로망은 전체 음성인식 영역에 적용될 수 있도록 모듈 방식의 구조로 구성되었다. 그리고 이 모듈 구조 시간지연신경망의 출력 벡터를 HMM에 연결하여 서로 결합 하므로써 양 구조의 장점을 취하는 혼성 구조의 인식시스템을 구성하였고 이때 이 혼성 구조에서 효율적으로 적용할 수 있는 HMM 파라미터 smoothing 방법을 제시하였다.

• 전자공학회논문지CI
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• 제40권1호
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• pp.74-81
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• 2003

본 연구에서는 음성인식 엔진과 데이터베이스에 필요한 메모리 규모를 최소화시킨 실시간 임베디드 음성인식 시스템을 구현하였다. 실험을 위해 PCS 전화기에서 사용하는 40가지의 명령어와 10개의 숫자음으로 구성된 단어 목록을 만들고, 이들 단어들을 남,여 화자가 발성하여 음성 시료를 구했다. 채록된 음성을 대상으로 창크기 256표본외 단기 분석을 통해 선형 예측 계수를 구한다. 이때 고역강조를 통해 직류 성분을 제거하고 성문 등의 저역 필터효과를 제거하였다. 선형 예측 계수는 Levinson-Durbin 알고리즘을 사용해 구했고 이를 다시 켑스트럼 계수로 변환하여 인식을 위한 특징 벡터열로 구축하였다. 각 단어의 특징 벡터 열에 대해 Baum-Welch 추정법을 이용하여 HMM을 훈련시킨 다음, 기능성 계산을 통해 각 단어에 대한 인식을 수행하도록 하였다. 단어 인식을 위해 ARM CPU코어가 장착된 보드에 음성인식 엔진과 데이터 베이스를 포팅하여 실험용 임베디드 시스템을 구축하였다 5가지 인식 계수집단에 대한 인식 실험을 실시하여 인식률이 좋은 계수 집단을 선정하였다. 전체적인 음성인식 엔진의 인식률은 95%이었고 명령어에 대한 인식률은 96%, 숫자음에 대한 인식률은 94%로 나타났다.

• 한국재료학회지
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• 제12권5호
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• pp.382-386
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• 2002

We studied growth and characterization of $SrBi_2Ta_2O_9$ (SBT) thin films fabricated by low temperature process under vacuum and/or oxygen ambient. A metal organic decomposition (MOD) method based on a spin-on technique and annealing process using a rapid thermal annealing (RTA) method was used to prepare the SBT films. The crystallinity of a ferroelectric phase of SBT thin films is related to the oxygen partial pressure during RTA process. Under an oxygen partial pressure higher than 30 Torr, the crystallization temperature inducing the ferroelectric SBT phase can be lowered to $650^{\circ}C$. Those films annealed at $650^{\circ}C$ in vacuum and oxygen ambient showed good ferroelectric properties, that is, the memory window of 0.5~0.9 V at applied voltage of 3~7 V and the leakage current density of 1.80{\times}10^{-8}$ A/$\textrm{cm}^2$ at an applied voltage of 5V. In comparison with the SBT thin films prepared at 80$0^{\circ}C$ in $O_2$ ambient by furnace annealing process, the SBT thin films prepared at $650^{\circ}C$ in vacuum and oxygen ambient using the RTA process showed a good crystallization and electrical properties which would be able to apply to the virtul device fabrication precess.

• 한국세라믹학회지
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• 제37권11호
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• pp.1051-1057
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• 2000

TiO$_2$와 CeO$_2$박막을 Si 위에 증착한 후 MOCVD법에 의해 PbTiO$_3$박막을 증착하여 MFIS 구조를 형성하였다. 절연층의 후열처리가 절연층 및 MFIS 구조의 전기적 특성에 미치는 영향을 관찰하기 위해 산소분위기와 $600^{\circ}C$~90$0^{\circ}C$의 온도범위에서 후 열처리를 행하였고, C-V 특성 및 누설전류 특성을 분석하였다. CeO$_2$와 TiO$_2$박막의 유전상수는 증착 직후 6.9와 15였으며, 90$0^{\circ}C$ 열처리를 행한 후 약 4.9와 8.8로 감소하였다. 누설전류밀도 역시 증착 직후 각각 7$\times$$10^{-5}$ A/$ extrm{cm}^2$와 2.5$\times$$10^{-5}$ A/$\textrm{cm}^2$에서 90$0^{\circ}C$ 열처리를 거친 후에 약 4$\times$$10^{-8}$ A/$\textrm{cm}^2$와 4$\times$$10^{-9}$ A/$\textrm{cm}^2$로 감소하였다. Ellipsometry 시뮬레이션을 통해 계산된 계면층의 두께는 90$0^{\circ}C$에서 약 115$\AA$(CeO$_2$) 및 140$\AA$(TiO$_2$)까지 증가하였다. 계면층은 MFIS 구조에서 강유전층에 인가되는 전계를 감소시켜 항전계를 증가시켰고, charge injection을 방지하여 Al/PbTiO$_3$/CeO$_2$(90$0^{\circ}C$, $O_2$)/Si 구조의 경우 $\pm$2 V~$\pm$10 V의 측정범위에서 memory window가 계속 증가하는 것을 보여주었다.

• 전자공학회논문지
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• 제49권9호
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• pp.251-258
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• 2012

SSD (Solid-state Drive), 더 나아가 SSS (Solid-state Storage System)와 같은 고성능 스토리지 요구 사항을 지원하기 위해 최근 낸드 플래시 메모리도 DRAM에서와 같이 SDR (Single Data Rate)에서 고속 DDR (Double Data Rate) 신호구조로 진화하고 있다. 이에 따라 PHY (Physical layer) 회로 기술을 적용하여 협소 타이밍 윈도우 내에서 유효 데이터를 안정적으로 래치하고, 핀 간 데이터 스큐를 최소화하는 것 등이 새로운 이슈로 부각되고 있다. 또한, 낸드 플래시 동작 속도의 증가는 낸드 플래시 컨트롤러의 동작 주파수 상승으로 이어지고 동작 모드에 따라 컨트롤러 내부 소모 전력 변동성이 급격히 증가한다. 공정 미세화와 저전력 요구에 의해 컨트롤러 내부 동작 전압이 1.5V 이하로 낮아지면서 낸드 플래시 컨트롤러 내부 전압 변화 마진폭도 좁아지므로 이러한 소모 전력 변동성 증가는 내부 회로의 정상 동작 범위를 제한한다. 컨트롤러의 전원전압 변동성은 미세공정으로 인한 OCV (On Chip Variation)의 영향이 증가함에 따라 더 심화되는 추세이고, 이러한 변동성의 증가는 순간적으로 컨트롤러의 보장된 정상 동작 범위를 벗어나게 되어 내부 로직의 오류를 초래한다. 이런 불량은 기능적 오류에 의한 것이 아니므로 문제의 원인 규명 및 해결이 매우 어렵게 된다. 본 논문에서는 낸드플래시 컨트롤러 내부의 비정상적 전원 전압 변동하에서도 유효 타이밍 윈도우를 경제적인 방법으로 유지할 수 있는 회로 구조를 제안하였다. 실험 결과 기존 PHY회로 대비 면적은 20% 감소한 반면 최대 데이터 스큐를 379% 감소시켜 동등한 효과를 보였다.