• 한국통신학회논문지
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• 제30권3B호
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• pp.65-71
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• 2005

라우터의 주요한 기능은 들어오는 패킷의 목적지 IP 주소를 참조하여 패킷을 최종 목적지를 향하여 내 보내는 것이다. 이것을 수행하기 위해서는 주소 검색 과정이 필요하며 이 작업은 모든 패킷에 대해 실시간으로 수행되어야 하므로 라우터의 성능을 결정하는 중요한 요소가 된다. 또한 CIDR(classless inter-domain routing) IP 주소 체계를 도입하게 되면서 라우터에서는 단순 exact 매치가 아니라 가능한 모든 프리픽스 중에 가장 길게 매치하는 프리픽스를 검색하는 longest prefix match가 필요하게 되었다. 이에 따라 IP 주소 검색을 위한 알고리즘 및 구조에 관한 연구가 널리 수행되고 있으며 본 논문에서는 병렬 복수 해슁 (parallel multiple hashing)과 프리픽스 그룹화 (prefix grouping)를 이용하여 한 번의 메모리 접근으로 IP 주소 검색을 수행할 수 있는 효율적인 하드웨어 구조를 제안한다.

• 한국전기전자재료학회논문지
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• 제19권4호
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• pp.314-321
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• 2006

There have been great demands for higher density SRAM in all area of SRAM applications, such as mobile, network, cache, and embedded applications. Therefore, aggressive shrinkage of 6 T Full CMOS SRAM had been continued as the technology advances. However, conventional 6 T Full CMOS SRAM has a basic limitation in the cell size because it needs 6 transistors on a silicon substrate compared to 1 transistor in a DRAM cell. The typical cell area of 6 T Full CMOS SRAM is $70{\sim}90\;F^2$, which is too large compared to $8{\sim}9\;F^2$ of DRAM cell. With 80 nm design rule using 193 nm ArF lithography, the maximum density is 72 Mbits at the most. Therefore, pseudo SRAM or 1 T SRAM, whose memory cell is the same as DRAM cell, is being adopted for the solution of the high density SRAM applications more than 64 M bits. However, the refresh time limits not only the maximum operation temperature but also nearly all critical electrical characteristics of the products such as stand_by current and random access time. In order to overcome both the size penalty of the conventional 6 T Full CMOS SRAM cell and the poor characteristics of the TFT load cell, we have developed S3 cell. The Load pMOS and the Pass nMOS on ILD have nearly single crystal silicon channel according to the TEM and electron diffraction pattern analysis. In this study, we present $S^3$ SRAM cell technology with 100 nm design rule in further detail, including the process integration and the basic characteristics of stacked single crystal silicon TFT.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.135-136
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• 2006

Bismuth titanate ($Bi_4Ti_3O_{12}$, BIT) thin film has been studied intensively in the past decade due to its large remanent polarization, low crystallization temperature, and high Curie temperature. Substitution of various trivalent rare-earth cations (such as $La^{3+}$, $Nd^{3+}$, $Sm^{3+}$ and $Pr^{3+}$) in the BIT structure is known to improve its ferroelectric properties, such as remanent polarization and fatigue characteristics. Among them, neodymuim-substituted bismuth titanate, ((Bi, Nd)$_4Ti_3O_{12}$, BNT) has been receiving much attention due to its larger ferroelectricity. In this study, Ferroelectric $Bi_{3.3}Nd_{0.7}Ti_3O_{12}$ thin films were successfully fabricated by liquid delivery MOCVD process onto Pt(111)/Ti/$SiO_2$/Si(l00) substrates. Fabricated polycrystailine BNT thin films were found to be random orientations, which were confirmed by X-ray diffraction and scanning electron microscope analyses. The remanent polarization of these films increased with increase in annealing temperature. And the film also demonstrated fatigue-free behavior up to $10^{11}$ read/write switching cycles. These results indicate that the randomly oriented BNT thin film is a promising candidate among ferroelectric materials useful for lead-free nonvolatile ferroelectric random access memory applications.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제20권9호
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• pp.507-512
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• 2014

최근 전력의 한계 때문에 많은 트랜지스터를 모두 이용할 수 없는 '다크실리콘' 문제가 발생했다. 이 문제를 효율적으로 해결하기 위하여 CPU(Central processing unit)와 GPU(Graphic processing unit)를 함께 사용하여 분산처리하기 시작했다. 최근에는 CPU(Central processing unit)와 GPU(Graphic processing unit)가 메모리와 Last Level Cache를 공유하는 내장형 GPU 프로세서(Integrated graphic processing unit processor)가 등장했다. 하지만 CPU 프로세스와 GPU 프로세스가 LLC(Last level cache)로 접근하기 위한 어떠한 규칙이 없기 때문에, 동시에 CPU 프로세스와 GPU 프로세스 수행될 때 LLC(Last level cache)를 차지하기 위한 경쟁이 일어나 성능 저하가 발생한다. 본 논문에서는 캐시 접근 빈도가 큰 여러 개의 프로세스들이 수행됨에 따라 캐시 오염이 발생한 상황에서 GPU 프로세스의 성능 보장을 위하여 GPU 프로세스만을 위한 고정된 Last Level Cache 공간을 주는 캐시 분할방식이 필요함을 증명하고 캐시를 분할하기 위한 페이지 컬러링 기법을 소개하고 디자인한다.

• 한국재료학회지
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• 제26권9호
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• pp.486-492
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• 2016

Tungsten (W) thin film was deposited at $400^{\circ}C$ using pulsed chemical vapor deposition (pulsed CVD); film was then evaluated as a nucleation layer for W-plug deposition at the contact, with an ultrahigh aspect ratio of about 14~15 (top opening diameter: 240~250 nm, bottom diameter: 98~100 nm) for dynamic random access memory. The deposition stage of pulsed CVD has four steps resulting in one deposition cycle: (1) Reaction of $WF_6$ with $SiH_4$. (2) Inert gas purge. (3) $SiH_4$ exposure without $WF_6$ supply. (4) Inert gas purge while conventional CVD consists of the continuous reaction of $WF_6$ and $SiH_4$. The pulsed CVD-W film showed better conformality at contacts compared to that of conventional CVD-W nucleation layer. It was found that resistivities of films deposited by pulsed CVD were closely related with the phases formed and with the microstructure, as characterized by the grain size. A lower contact resistance was obtained by using pulsed CVD-W film as a nucleation layer compared to that of the conventional CVD-W nucleation layer, even though the former has a higher resistivity (${\sim}100{\mu}{\Omega}-cm$) than that of the latter (${\sim}25{\mu}{\Omega}-cm$). The plan-view scanning electron microscopy images after focused ion beam milling showed that the lower contact resistance of the pulsed CVD-W based W-plug fill scheme was mainly due to its better plug filling capability.

• 한국재료학회지
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• 제23권8호
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• pp.405-422
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• 2013

Atomic layer deposition(ALD) is a promising deposition method and has been studied and used in many different areas, such as displays, semiconductors, batteries, and solar cells. This method, which is based on a self-limiting growth mechanism, facilitates precise control of film thickness at an atomic level and enables deposition on large and three dimensionally complex surfaces. For instance, ALD technology is very useful for 3D and high aspect ratio structures such as dynamic random access memory(DRAM) and other non-volatile memories(NVMs). In addition, a variety of materials can be deposited using ALD, oxides, nitrides, sulfides, metals, and so on. In conventional ALD, the source and reactant are pulsed into the reaction chamber alternately, one at a time, separated by purging or evacuation periods. Thermal ALD and metal organic ALD are also used, but these have their own advantages and disadvantages. Furthermore, plasma-enhanced ALD has come into the spotlight because it has more freedom in processing conditions; it uses highly reactive radicals and ions and for a wider range of material properties than the conventional thermal ALD, which uses $H_2O$ and $O_3$ as an oxygen reactant. However, the throughput is still a challenge for a current time divided ALD system. Therefore, a new concept of ALD, fast ALD or spatial ALD, which separate half-reactions spatially, has been extensively under development. In this paper, we reviewed these various kinds of ALD equipment, possible materials using ALD, and recent ALD research applications mainly focused on materials required in microelectronics.

• 한국항공우주학회지
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• 제39권12호
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• pp.1174-1180
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• 2011

Field Programmble Gate Array(FPGA)는 설계 시간 단축, 재구성 가능성 등의 이유로 우주용 시스템에 사용이 늘고 있다. 그러나, Static Random Access Memory (SRAM) 구조를 가지는 FPGA의 경우 우주 방사능 환경으로 인해 발생하는 single event upset (SEU)로 인한 영향에 더 취약한 단점을 가지고 있다. 과학기술위성 3호 온보드 컴퓨터에서는 SEU로 발생되는 영향을 감소시키기 위하여 triple modular redundancy (TMR)과 Scrubbing scheme (기법)을 사용하고 있다. 실제 방사선 조사 실험 결과, TMR과 Scrubbing 기법을 통하여 문턱 에너지 값이 10.6 MeV에서 20.3 MeV로 개선됨을 확인하였으며, 과학기술위성 3호 위성 궤도 환경을 시뮬레이션 한 결과와 실험 결과를 이용하여 1.23 bit-flips/day의 에러율을 얻었다.

• ETRI Journal
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• 제25권5호
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• pp.337-344
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• 2003

In this paper, we introduce a fully synthesizable 32-bit embedded microprocessor core called the AE32000B. The AE32000B core is based on the extendable instruction set computer architecture, so it has high code density and a low memory access rate. In order to improve the performance of the core, we developed and adopted various design options, including the load extension register instruction (LERI) folding unit, a high performance multiply and accumulate (MAC) unit, various DSP units, and an efficient coprocessor interface. The instructions per cycle count of the Dhrystone 2.1 benchmark for the designed core is about 0.86. We verified the synthesizability and the area and time performances of our design using two CMOS standard cell libraries: a 0.35-${\mu}m$ library and a 0.18-${\mu}m$ library. With the 0.35-${\mu}m$ library, the core can be synthesized with about 47,000 gates and operate at 70 MHz or higher, while it can be synthesized with about 53,000 gates and operate at 120 MHz or higher with the 0.18-${\mu}m$ library.

• 한국컴퓨터정보학회논문지
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• 제3권2호
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• pp.119-124
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• 1998

블록정합 움직임추정 알고리즘은 매우 많은 양의 계산 능력을 요구하고 현재 많은고속 알고리즘이 제안되었다. 기존의 움직임 추정에 대한 블록정합 알고리즘은 탐색 블록 데이터의 비 지역화로 인한 VLSI 규모가 커지는 문제와 입력데이터를 매번 입력해야 하는재 사용문제에 대한 단점을 가지고 있었다. 본 논문은 입출력 핀 수의 증가를 최대한 억제하면서 입력데이터의 재사용을 통한 VLSI 규모를 최소화 할 수 있는 고속 시스토릭 어레이를 설계하였다. 제안된 시스토릭 어레이는 탐색 블럭의 입력데이터를 반복적으로 재 사용하여 메모리 접근시간을 최소화시키고 알고리즘의 병렬성을 증가시켜 전체 처리요소의 연결이 시간적 공간적으로 지역화 되어 문제크기의 증가에 대한 시간적인 영향을 받지 않는 문제 독립적인 형태가 된다. 설계된 시스토릭 어레이는 이동벡터의 계산 복잡도가 O(N6)에서 O(N3)로 크게 향상되었으며 입촐력 핀의 수는O(N)을 가진다.

• 전자공학회논문지C
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• 제36C권2호
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• pp.1-13
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• 1999

디지털 신호처리용 응용 프로그램의 복잡도가 증가햐면서, 효율적인 컴파일러를 지원하는 DSP 프로세서 구조의 필요성이 증대되고 있다. 많은 범용 레지스터와 직교적(orthogonal)인 명령어 집합을 가지는 RISC프로세서 구조에 메모리 오퍼랜드, 전용 어드레스 계산 유닛, 단일 사이클 MAC 명령어, zero-overhead 하드웨어 루프 등 DSP 프로세서의 구조적 특징을 가하여 효율적인 컴파일러를 가지는 고성능의 RISC 기반 DSP를 구현할 수 있다. 본 논문에서는 이 네 가지 DSP 아키텍쳐 구성 요소를 지원하는 코드변환기를 개발하고, 이를 이용하여 각각의 DSP 아키텍쳐 구성 요소들을 보완하였을 때 성능에 미치는 영향을 정량적으로 평가하였다. 성능 평가 실험에는 C 언어로 작성된 7개의 DSP 벤치마크 프로그램과 QCELP 음성 부호화기를 이용하였으며, 평가 결과를 RISC 프로세서뿐만 아니라 Texas Instruments 사의 TMS320C3x, TMS320C54x, TMS320C5x DSP 프로세서와 비교하였다.