• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권12호
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• pp.5401-5421
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• 2016

Both low-density parity-check (LDPC) codes and the multiple access technique of spatially coupling data transmission (SCDT) can be expressed in bipartite graphs. To improve the performance of iterative demodulation and decoding for SCDT, a novel joint sparse graph (JSG) with SCDT and LDPC codes is constructed. Based on the JSG, an approach for iterative joint demodulation and decoding by belief propagation (BP) is presented as an exploration of the flooding schedule, and based on BP, density evolution equations are derived to analyze the performance of the iterative receiver. To accelerate the convergence speed and reduce the complexity of joint demodulation and decoding, a novel serial schedule is proposed. Numerical results show that the joint demodulation and decoding for SCDT based on JSG can significantly improve the system's performance, while roughly half of the iterations can be saved by using the proposed serial schedule.

• 한국통신학회논문지
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• 제33권4C호
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• pp.299-304
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• 2008

수직자기기록 채널에서는 PRML(Partial-Response Maximum Likelihood) 검출방법이나 NPML(Noise-Predictive Maximum Likelihood) 검출방법을 이용한 방식으로 더 이상의 성능 향상을 기대하기 힘들게 되었다. 따라서 LDPCO(Low-Density Parity-Check) 부호를 이용한 성능의 향상을 기대하게 되었는데, 본 논문에서는 메시지 전달 방식을 이용한 채널 검출기와 LDPC 부호를 결합시켜 병렬적으로 채널 반복복호를 수행하여 수직자기기록 채널에서의 성능을 보았다. 또한 메시지 전달 방식의 채널 검출기의 구현 복잡도를 근사화 방식을 이용하여 간단히 하였다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.31-40
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• 2010

본 논문에서는 IEEE 802.11n 무선 랜 표준용 LDPC 복호기 프로세서를 설계하였다. 설계된 프로세서는 IEEE 802.11n 표준의 블록길이 1,944와 부호화율 1/2의 패리티 검사 행렬을 지원하며, 하드웨어 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였다. 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용하였으며, 이를 통해 기존방법의 메모리 크기의 25%만을 사용하여 구현하였다. 설계된 프로세서를 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 200,400 게이트와 19,400 비트의 메모리로 구현되었으며, 80 MHz@2.5V로 동작하여 약 135 Mbps의 성능을 갖는다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작 검증과 복호성능을 분석하였으며, 이를 통해 설계된 LDPC 복호기의 유용성을 입증하였다.

• 한국정보통신학회논문지
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• 제14권12호
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• pp.2783-2790
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• 2010

본 연구에서는 무선 랜 표준안인 802.11n에서 채널 부호화 알고리즘으로 채택된 LDPC부호의 복호 알고리즘의 저복잡도에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기 시키므로 본 논문에서는 세 가지 형태의 저복잡도 LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 횟수는 많은 계산량과 전력 소모량을 요구하므로 성능 손실 없이 반복횟수를 줄일 수 있는 부분 병렬 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구 하였고, 셋째로 비트 노드 계산과 체크 노드 계산 시 일정한 신뢰도 값보다 크면 다음 반복 시 계산을 하지 않는 early detection 알고리즘에 대해 연구 하였다. 위 세가지 알고리즘을 적용하여 FPGA 칩에 구현한 결과 N=648, R=1/2일 때, 복호 속도는 알고리즘을 적용하지 않았을 때 보다 거의 두배에 가까운 110Mbps이고, 약 45%의 디바이스 사용량이 감소하였다.

• 융합신호처리학회논문지
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• 제11권3호
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• pp.226-231
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• 2010

본 논문에서는 희소 패리티 검사 행열로부터 생성된 생성행열을 사용하여 에러 정정능력과 높은 부호율을 갖는 DC-free 다중 모드 부호를 구성하기 위한 새로운 부호화 기법을 제안 한다. 제안된 기법은 별개의 후보 부호워드들을 생성하기 위해 고속 생성행열들을 이용한다. 복호 과정의 복잡도는 수신된 부호워드의 신드롬이 ‘0’인지 아닌지에 따라 결정된다. 만약 신드롬이 ‘0’ 인 경우 복호는 수신된 부호워드의 잉여 비트들을 삭제하여 간단히 수행되고, ‘1’인 경우에는 합곱 (sum-product) 알고리즘으로 복호가 이루어진다. 제안된 기법은 DC 성분을 억압하면서도 낮은 비트 오율을 가질 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.486-489
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• 2010

IEEE 802.11n WLAN 표준의 블록길이 1,944비트, 부호화율 1/2을 지원하는 layered LDPC 복호기 프로세서를 설계하였다. 하드웨어 복잡도 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였으며, 최소합 알고리듬의 특징을 이용하여 검사노드 메모리의 용량을 기존의 방법보다 75% 감소시켰다. 설계된 프로세서는 200,400 게이트와 19,400비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx사의 Virtex-4 FPGA XC4vlx25 디바이스로 합성한 결과 120 MHz 클록으로 동작하여 약 200 Mbps의 성능을 나타내었다.

• 한국통신학회논문지
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• 제37권7A호
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• pp.535-544
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• 2012

무선통신시스템에서의 고용량 데이터 전송을 위해 MIMO 전송은 필수적인 기술의 하나로 자리매김하였다. 더불어 열악한 채널환경에서 요구되는 성능을 만족하기 위해서는 반드시 고효율 오류정정부호를 사용하여야하며, 반복적인 복호 기법을 사용하는 터보부호나 저밀도 패리티 검사부호 등이 그 예라고 할 수 있다. 이러한 오류정정 부호들의 우수한 성능은 반드시 MIMO 검출 단에서의 정확한 연판정 검출 값이 전제되어야 한다. 본 논문에서는 매우 적은 복잡도로 효과적으로 연판정 검출 값을 복호기에 전달 할 수 있는 방법으로써 채널 행렬의 QR 분해기법을 적용한 연판정 검출 기법을 제안한다. 본 논문에서 제안하는 방식은 먼저 연판정 MIMO 검출 단계를 두 단계로 나누어 복잡도를 획기적으로 감소시킬 수 있는 방법과 결합하였으며, 채널 행렬에 대하여 직접 역행렬을 구하는 방식에 비해서 안테나 수가 증가할수록 훨씬 더 적은 복잡도로 동일한 성능을 얻을 수 있다.

• 대한전자공학회논문지TC
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• 제45권2호
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• pp.37-43
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• 2008

LDPC 복호기의 성능과 하드웨어 복잡도는 양자화 과정의 설계 변수인 클리핑 임계치(clipping threshold) $c_{th}$와 양자화 비트 수 q, 그리고 복호과정의 최대 반복 횟수에 의존한다. 본 논문에서는 이상적인 Min-Sum 알고리즘과 양자화된 Min-Sum 알고리즘을 비교하기 위해서 시뮬레이션을 통해 클리핑 임계치 $c_{th}$와 양자화 비트 수 q에 따른 LDPC 부호의 비트 오율 성능을 평가하였다. 시뮬레이션 결과 클리핑 임계치 $c_{th}=2.5$, 양자화 비트 수 q=6일 경우에 이상적인 Min-Sum 알고리즘에 가장 근접한 비트 오율이 나타남을 확인할 수 있었다. 또한 반복 횟수의 통계적 분석을 통한 반복 횟수의 확률 밀도 함수를 이용하여 q와 반복 횟수에 따른 복호 복잡도를 계산하고, 부호어 에러율(word error rate; WER) 성능을 추정하였다. 이상의 결과는 LDPC 복호기 설계에서 부호의 성능과 복호 복잡도 사이의 절충을 위해 사용될 수 있다.

• 한국정보통신학회논문지
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• 제12권1호
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• pp.189-195
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• 2008

WiMAX 표준인 IEEE 802.16e의 OFDMA 물리 계층에서는 채널 환경과 다양한 전송 성능의 요구에 부응하기 위해서 다양한 부호율과 부호 길이를 갖는 총 114가지의 가변 LDPC 부호를 정의하고 있다. 본 논문에서는 AWGN 채널에서 Min-Sum 복호 알고리즘을 사용한 시뮬레이션을 통해 부호율 및 부호 길이에 따른 LDPC 부호들의 성능을 평가한다. 부호율은 감소하고 부호의 길이는 증가할수록 우수한 성능을 보임을 확인할 수 있었다. 특히 각각 동일한 부호율에 대해 2가지의 LDPC 부호가 정 의 되 어 있는 2/3과 3/4의 부호율의 경우는 2/3A와 3/4B이 2/3B와 3/4A보다 우수한 성능을 보임을 확인하였다. 또한 반복횟수의 통계적 분석을 통한 반복횟수의 확률밀도함수를 통해 복호 복잡도를 파악하고, WER 성능을 추정하였다. 이상의 결과는 LDPC 복호기의 설계에서 부호의 성능과 복호 복잡도간의 절충을 위해 사용될 수 있다.