• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (C)
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• pp.575-580
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• 2006

인터넷 네트워크에 존재하는 방화벽(Firewall) 또는 라우터(Router) 장비에서의 패킷 필터 기능은 모든 방화벽 장비의 기본적인 기능이 될 수 있다. 하지만 최근에 등장한 세션기반의 악의적 침입과 바이러스의 출현으로 패킷 필터기는 단순한 정적 패킷 필터 기능이 아닌 상태기반 패킷 필터의 동적 패킷 필터 기능을 요구하게 되었다. 또한 최근에 인터넷 속도가 급증하는 환경변화에 맞추어 방화벽 장비의 TCP 패킷 처리기능은 매우 빠른 처리속도를 요구하고 있다. 이에 우리는 매우 빠른 고속의 TCP 상태기반 패킷 필터 처리를 요구하는 에지(Edge)급 라우터의 방화벽 옵션카드를 만들기 위해 하드웨어 기반의 TCAM(Ternary CAM) 관리를 이용한 TCP 세션 상태기반 (Stateful) 패킷 필터기를 구현하였으며, TCAM 제어와 패킷의 상태기반 검사 등 모든 기능처리는 FPGA(Field Programmable Gate Array)를 이용한 하드웨어 로직(Logic) 및 상태기(State Machine)로 구현하였다. 그리고 본 논문의 구현방식을 적용한 방화벽 옵션카드는 인-라인(In-line) 모드로 구성될 경우 1GHz 이상의 Wire Speed를 만족하는 처리성능을 보여주었다.

• Journal of information and communication convergence engineering
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• 제12권3호
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• pp.186-192
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• 2014

Monolithic three-dimensional integrated chips (3D ICs) are an emerging technology that offers an integration density that is some orders of magnitude higher than the conventional through-silicon-via (TSV)-based 3D ICs. This is due to a sequential integration process that enables extremely small monolithic inter-tier vias (MIVs). For a monolithic 3D memory, we first explore the static random-access memory (SRAM) design. Next, for digital logic, we explore several design styles. The first is transistor-level, which is a design style unique to monolithic 3D ICs that are enabled by the ultra-high-density of MIVs. We also explore gate-level and block-level design styles, which are available for TSV-based 3D ICs. For each of these design styles, we present techniques to obtain the graphic database system (GDS) layouts, and perform a signoff-quality performance and power analysis. We also discuss various challenges facing monolithic 3D ICs, such as achieving 50% footprint reduction over two-dimensional (2D) ICs, routing congestion, power delivery network design, and thermal issues. Finally, we present design techniques to overcome these challenges.

• 대한전자공학회논문지
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• 제27권12호
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• pp.1878-1888
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• 1990

In this paper, the input-output interconnection method of the multi-valued signal processing circuit using perfect Shuffle technique and Kronecker product is discussed. Using this method, the design method of circuit of the multi-valued Reed-Muller expansions(MRME) to be used the multi-valued signal processing on finite field GF(p**m) is presented. The proposed input-output interconnection method is shown that the matrix transform is efficient and that the module structure is easy. The circuit design of MRME on FG(p**m) is realized following as` 1) contructing the baisc gates on GF(3) by CMOS T gate, 2) designing the basic cells to be implemented the transform and inverse transform matrix of MRME using these basic gates, 3) interconnecting these cells by the input-output interconnecting method of the multivalued signal processing circuits. Also, the circuit design of the multi-valued signal processing function on GF(3\ulcorner similar to Winograd algorithm of 3x3 array of DFT (discrete fourier transform) is realized by interconnection of Perfect Shuffle technique and Kronecker product. The presented multi-valued signal processing circuits that are simple and regular for wire routing and posses the properties of concurrency and modularity are suitable for VLSI.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.60-64
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• 2007

본 논문에서는 유럽형 DTV용 FFT를 설계하고 Stratix EP1S25F672C6 FPGA를 이용하여 구현하였다. SIC 구조를 사용하여 FFT를 구현하였으며, 사용된 SIC 구조는 특정 알고리즘 처리 연산을 수행하기 위한 처리기와 RAM 메모리, 레지스터들과 전체 블록 및 부분 블록의 동작을 통제하기 위한 조정기로 구성된다. 디자인된 FFT는 DVB-T 표준사양을 만족하도록 2K/8K FFT 연산을 처리 가능하며, 선택적으로 1/4, 1/8, 1/16, 1/32의 4가지 보호구간 모드를 모두 지원한다. 구현된 FFT는 사용된 Stratix FPGA에 전체 로직의 12%, 전체 메모리의 53%를 사용한다.

• Journal of information and communication convergence engineering
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• 제13권3호
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• pp.145-151
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• 2015

We describe in this paper a hardware-based improvement scheme of a real-time automatic speech recognition (ASR) system with respect to speed by designing a parallel feature extraction algorithm on a Field-Programmable Gate Array (FPGA). A computationally intensive block in the algorithm is identified implemented in hardware logic on the FPGA. One such block is mel-frequency cepstrum coefficient (MFCC) algorithm used for feature extraction process. We demonstrate that the FPGA platform may perform efficient feature extraction computation in the speech recognition system as compared to the generalpurpose CPU including the ARM processor. The Xilinx Zynq-7000 System on Chip (SoC) platform is used for the MFCC implementation. From this implementation described in this paper, we confirmed that the FPGA platform is approximately 500× faster than a sequential CPU implementation and 60× faster than a sequential ARM implementation. We thus verified that a parallelized and optimized MFCC architecture on the FPGA platform may significantly improve the execution time of an ASR system, compared to the CPU and ARM platforms.

• 전기전자학회논문지
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• 제23권4호
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• pp.1400-1407
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• 2019

본 논문은 실시간 자가학습과 분류 기능을 모두 지원하는 support vector machine (SVM) 기반 가스 분류기의 하드웨어 구조 설계 및 구현 결과를 제시한다. 제안된 가스 분류기는 학습 알고리즘으로 modified sequential minimal optimization(MSMO)을 사용하였고, 학습과 분류 기능을 공유구조를 사용하여 설계함으로써 기존 논문 대비 하드웨어 면적을 35% 감소시켰다. 설계된 가스 분류기는 Xilinx Zynq UltraScale+ FPGA를 사용하여 구현 및 검증되었고, 108MHz의 동작 주파수에서 3,337개의 CLB LUTs로 구현 가능함을 확인하였다.

• 대한전자공학회논문지
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• 제26권1호
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• pp.62-68
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• 1989

본 논문에서는 아날로그/디지탈 회로 구성시 입출력부는 바이폴라 소자로 내부의 논리회로 부분은 CMOS 소자로 높은 내압을 요구하는 부분에는 DMOS 소자를 이용할 수 있는, BCDMOS 공정 기술개발을 하고자 하였다. BCDMOS 제작 공정은 폴리게이트 p-well CMOS 공정을 기본으로 하였고, 소자설계의 기본개념은 공정흐름을 복잡하지 않게 하면서 바이폴라, CMOS, DMOS 소자 각각의 특성을 좋게하는데 두었다. 실험결과로서 바이폴라 npn 트랜지스터의 $h_{FE}$ 특성은 320(Ib-$10{\mu}A$)정도이며, CMOS 소자에서는 n-채자에서는 항복전압이 115V이상의 특성을 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.96-104
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• 2000

본 논문은 정적 CMOS 회로의 단락전류로 인한 전력 소모을 구하기 위한 간단한 방법을 제시한다. 단락전류식은 게이트와 드레인 사이에 존재하는 커플링 커패시턴스의 영향을 고려하여 실제 전류 파형의 극점을 정확하게 보간함으로써 유도하였다. 트랜지스터의 출력 파형을 조사한 후 모형화한 전류 수식을 기반으로 CMOS 회로의 지연 시간을 예측하기 위한 거시모형과 수식들을 제안하였다. 제안된 방법은 시뮬레이션을 통하여 현재의 기술 동향 특성인 신호 천이시간과 부하 커패시턴스가 감소하는 경우에 대해 이전의 연구보다 더욱 정확하고 신속히 예측할 수 있음을 보였다. 또한 제안된 거시모형은 전류식이 변할지라도 전력 소모를 계산하는데 쉽게 적용이 가능하다.

• 한국콘텐츠학회논문지
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• 제8권4호
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• pp.86-91
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• 2008

본 논문에서는 혼돈함수들 중 하나인 텐트함수의 변환을 수행하는 이산화된 8비트 텐트맵의 설계 절차를 보이기 위해서, 먼저 이산화 텐트맵의 진리표를 작성하였고, 진리표를 통해 구해진 간략화된 부울대수에 따라, 배타적 논리합 게이트만을 사용하여 이산화 맵을 실제 하드웨어로 구현하였다. 제안된 텐트맵 회로는 혼돈맵의 혼돈 특성에 따라8비트 유한 정밀도와 주기 8의 상태들을 발생시키는 궤환회로로 구성되었으며, 설계된 회로도를 제시하였다. 이산화된 텐트맵은 스트림 암호시스템의 키스트림 발생회로에서 혼돈 2진 순서들을 발생시키는데 새롭게 사용될 것이다.

• 대한전자공학회논문지SD
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• 제39권4호
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• pp.84-92
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• 2002

최근의 FPGA는 매우 높은 집적도와 빠른 동작속도 때문에 많은 응용분야에서 널리 사용되고 있다. 그러나, FPGA에 구현된 설계를 디버깅하는 과정은, FPGA의 내부에 존재하는 수많은 신호선들을 탐침하는 과정이 매우 오랜 시간을 요하는 FPGA 재-컴파일을 최소 수 차례 이상 필요로 함으로서 많은 문제점을 가지고 있다. 본 논문에서는, 이와 같은 FPGA 디버깅의 문제점을 분석하고, 새로운 디버깅 방법을 제안한다. 제안되는 방법은 FPGA 내부에 존재1차는 모든 신호선들에 대한 100% 탐침을 한 차례의 FPGA 재-컴파일과정 없이도 수행하는 것을 가능하게 할 뿐만 아니라, 한번의 FPGA 컴파일 과정으로 최소 한 개의 설계 오류를 찾을 수 있도록 한다. 본 논문에서 제안된 방법은 실험을 통하여서도 매우 효과적이며 실용적임이 확인되었다.