• 제목/요약/키워드: Information Signal Process

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900MHz GSM 디지털 단말기용 Si BiCMOS RF송수신 IC개발 (I) : RF수신단 (An Integrated Si BiCMOS RF Transceiver for 900 MHz GSM Digital Handset Application (I) : RF Receiver Section)

  • 박인식;이규복;김종규;김한식
    • 전자공학회논문지S
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    • 제35S권9호
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    • pp.9-18
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    • 1998
  • 본 논문에서는 E-GSM 단말기용 Transceiver RFIC 칩 수신단의 회로설계, 제작 및 특성측정을 수행하였다. AMS사의 0.8${\mu}m$ 실리콘 BiCMOS 공정을 사용하여 $10 {\times} 10 mm$ 크기를 갖는 80핀 TQFP 패키지로 제작하였으며, 동작전압 3.3V에서 우수한 RF 성능을 얻었다. 제작된 RFIC의 수신단에는 LNA, Down Conversion Mixer, AGC, SW-CAP 및 Down Sampling Mixer를 포함하고 있으며, 제작된 RFIC의 사용 주파수 범위는 925 ~ 960MHz, 전류소모는 67mA, 최소검출레벨은 -105dBm의 특성을 얻었다.

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CMOS CCD 카메라용 디지털 자동 이득 제어 회로 (A Digital Automatic Gain Control Circuit for CMOS CCD Camera Interfaces)

  • 이진국;차유진;이승훈
    • 전자공학회논문지C
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    • 제36C권5호
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    • pp.48-55
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    • 1999
  • 본 논문에서는 CMOS CCD 카메라 인터페이스 응용을 위한 자동 이득 제어(Automatic Gain Control: AGC)회로를 제안한다. 제안하는 자동 이득 제어 회로는 디지털 신호에 의해 직접 제어되므로 기존의 회로와 달리 별도의 D/A 변환기가 필요 없으며, 신호의 정착 특성은 이득 제어 신호의 변화에 거의 독립적이다. 또한 큰 캐패시턴스를 얻기 위해 적용된 캐패시터 조합 기법은 수위치드 캐패시터 기법을 사용한 자동 이득 제어 회로의 대역폭을 크게 향상시킨다. 캐패시터의 구현시 발생하는 부정합 오차 (mismatch error)는 제안하는 레이아웃 기법에 의해 0.1% 이내로 제한된다. 자동 이득 제어 회로의 출력 신호는 동일 칩에 집적된 10비트 A/D 변환기로 전달된다. 제안하는 자동 이득 제어 회로를 실장한 CCD 카메라 인터페이스 전체 시스템 시제품 0.5 um n-well CMOS 공정으로 구현되어 32dB 이득 제어 영역과 1/8dB 이득 제어 단계를 가지며, 3V 전원 전압과 25MHz의 동작 속도에서 총 173mW의 전력을 소모한다.

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움직임 벡터 예측 후보들과 적응적인 탐색 패턴을 이용하는 블록 정합 알고리즘 (A Block Matching Algorithm using Motion Vector Predictor Candidates and Adaptive Search Pattern)

  • 곽성근;위영철;김하진
    • 정보처리학회논문지B
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    • 제11B권3호
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    • pp.247-256
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    • 2004
  • 본 논문에서는 영상의 시공간적인 특성과 움직임 벡터의 중심 지향적 분포 특성을 이용하는 예측 탐색 알고리즘을 제안한다. 제안된 알고리즘을 이린 프레임 블록으로부터 예측된 움직임 벡터, 분할된 탐색 구간에 속하는 후보 벡터와 현재 프레임 블록의 이웃 블록으로 예측된 움직임 벡터 중에서 가장 작은 SAD 값을 갖는 점을 정확한 움직임 벡터를 찾기 위한 초기 탐색점 위치로 결정한다. 그리고 초기 탐색점 위치로 이동하여 움직임 크기에 따라 적응적인 탐색 패턴으로 탐색을 수행판다. 실험 결과 제안된 방식은 FS를 제외한 기존의 대표적인 고속 탐색 방식들에 비해 PSNR 값에 있어서 평균적으로 0.05∼0.34dB 개선되고 영상에 따라 최고 0.75dB 정도 우수한 결과를 나타내었다.

새로운 기준 전압 인가 방법을 사용하는 8b 200MHz 시간 공유 서브레인징 ADC (An 8b 200MHz Time-Interleaved Subranging ADC With a New Reference Voltage Switching Scheme)

  • 문정웅;양희석;이승훈
    • 전자공학회논문지SC
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    • 제39권4호
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    • pp.25-35
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    • 2002
  • 본 논문에서는 단일 폴리 공정을 기반으로 하여 8b 해상도로 200MHz의 고속 동작을 하기 위해 최적화된 시간 공유 서브레인징 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 높은 정확도를 요구하는 하위 ADC에 이중 채널 구조를 적용하여 높은 샘플링 주파수를 보장하였고, 새로운 기준 전압 인가 방식을 적용하여 기준 전압의 빠른 정착 시간을 얻으면서 동시에 칩 면적을 크게 감소시켰다. 기준 전압을 생성하는 저항열에서는 선형성 및 속도 향상을 위해 기존의 인터메쉬드 구조를 보완한 새로운 저항열을 사용하였다. 8 비트 수준의 정밀도에서 면적 및 전력 소모를 최소화하기 위해 공통 드레인(common- drain) 증폭기 구조를 사용하여 샘플-앤-홀드 증폭기(Sample-and-Hold Amplifier:SHA)를 설계하였으며, 입력단에 스위치와 캐패시터로 구성된 동적 공통 모드 궤환 회로(Dynamic Common Mode Feedback Circuit)를 사용하여 SHA의 동적 동작 범위(dynamic range)를 증가시켰다. 동시에 상위 ADC와 하위 ADC간의 신호 처리를 단순화시키기 위해 상위 ADC에 새로운 인코딩 회로를 제안하였다.

Measurement of Cerebral Blood Volume and Relative Perfusion Rate Mapping Using MR Imaging in Cats

  • Park Byung-Rae;Shin Yong-Wong
    • 대한의생명과학회지
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    • 제10권4호
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    • pp.515-521
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    • 2004
  • To measure regional cerebral blood volume (rCBV) with perfusion MR imaging of cerebral fat embolism by neutral fat and free fatty acids in cats. Triolein (group 1, n=15), oleic acid (group 2, n=9) and linoleic acid (group 3, n=11) were infused into unilateral internal carotid artery using microcatheter through the transfemoral approach. PVA particle was used as a non-fat embolic material in a control group (group 4, n=9). Perfusion-weighted MR image was obtained at 30 minutes and 2 hours postembolization, based on T2-and diffusion-weighted images. The data of lesion and contralateral normal area were transferred to personal computer, time-to-signal intensity curve was drawn and trans for used to △R2/sup */ curve in regular order. The process in the personal computer was done by using the author's developmental image processing program and interactive data language (IDL) softwares. Statistical significance was approved by paired t-test and ANOVA. rCBV of the lesion was decreased comparing to the normal area in all groups. The ratios of rCBV were as follows (group No, at 30 minutes, at 2 hours); group 1,32%, 51%; group 2, 30%, 44%; group 3, 39%, 61%; group 4, 21%, 36%. rCBVs of 2 hours was significantly increased compared to those of 30 minutes in all groups (P<0.005). rCBV was decreased at 30 minutes in cerebral fat embolism and recovered a little, but significantly at 2 hours. Perfusion-weighted images was useful method in offering hemodynamic information in cerebral fat embolism.

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희소한 부호 자리수 계수를 갖는 FIR 필터 설계 (Design of FIR Filters With Sparse Signed Digit Coefficients)

  • 김시현
    • 전기전자학회논문지
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    • 제19권3호
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    • pp.342-348
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    • 2015
  • 광대역 통신 모뎀이나 초고해상도 비디오 코덱 등과 같이 높은 데이터율을 갖는 시스템을 하드웨어로 구현할 때에는 디지털 필터의 고속 구현이 필수적이다. 디지털 필터의 임계경로는 대부분 MAC (multiplication and accumulation) 연산 회로이므로 필터 계수의 0이 아닌 비트의 갯수가 희소하다면 하드웨어 비용이 적은 덧셈기로도 디지털 필터를 고속으로 구현할 수 있다. 압축센싱은 신호의 희소 표현이나 희소 신호의 복원에 우수한 성능을 보임이 최근 연구에서 보고되고 있다. 본 논문에서는 압축센싱에 기반한 디지털 FIR 필터의 CSD (canonic signed digit) 계수를 찾는 방법을 제안한다. 주어진 주파수 응답과의 오차를 최소하면서 탐욕적 방법으로 희소한 0이 아닌 부호자리수를 찾고 잘못 선택되었던 부호자리수는 제거하는 과정을 반복한다. 설계 예를 통해 제안된 방법으로 희소한 0이 아닌 CSD 계수의 FIR 필터를 설계할 수 있음을 보인다.

스마트 기기를 이용한 실시간 상황인식의 오차 보정 (Error Correction of Real-time Situation Recognition using Smart Device)

  • 김태호;서동혁;윤신숙;류근호
    • 디지털콘텐츠학회 논문지
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    • 제19권9호
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    • pp.1779-1785
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    • 2018
  • 본 연구에서는 사물인터넷 기술을 이용하는 스마트 웨어러블 기기의 상황인식 기능을 향상시키기 위하여 센서부의 이벤트 데이터에 대한 오차 보정 방안을 제안하였다. 스마트 기기를 통한 상황인식에서 기기의 특성상 필수적인 상황 정보 센싱을 함에 있어서 오차가 불가피하게 발생하고, 이는 예측 성능을 저하시키는 요인이 된다. 이러한 문제를 해결하기 위하여 본 연구에서는 칼만필터의 오류보정 알고리즘을 적용하여 스마트기기의 3축 가속도 센서에서 입수되는 신호 값을 보정하였다. 결과적으로 시계열 데이터를 이루는 3축 가속도 센서가 감지하여 보고하는 데이터에 대한 처리 과정에서 발생하는 오차를 칼만필터를 통하여 효과적으로 제거할 수 있었다. 이 연구가 차후 개발되어질 실시간 상황인지 시스템의 성능을 향상시켜 줄 수 있을 것이라 기대한다.

Tracking analog-to-digital 변환기를 이용한 digital phase-locked loop (Digitally controlled phase-locked loop with tracking analog-to-digital converter)

  • 차수호;유창식
    • 대한전자공학회논문지SD
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    • 제42권9호
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    • pp.35-40
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    • 2005
  • 본 논문에서는 1.6Gb/s에서 동작하는 digitally controlled phase-locked loop (DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이 논문에서 제안한 DCPLL은 DPLL의 핵심요소인 DCO와 TDC를 사용하지 않았기 때문에 jitter, 면적, 전력소모 측면에서 유리하다. DCPLL은 $0.18\mu$m 4-metal CMOS공정을 이용하여 제작하였고 면적은 1mm $\times$0.35mm를 차지한다. 1.8V 단일 전원전압으로 정상동작에서는 59mW, power-down 모드에서는 $984\mu$W 전력을 소모하고 16.8ps rms jitter를 갖는다.

A Study on the new four-quadrant MOS analog multiplier using quarter-square technique

  • 김원우;변기량;황호정
    • 대한전자공학회논문지SD
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    • 제39권6호
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    • pp.26-33
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    • 2002
  • 본 논문에서는 포화영역에서 동작하는 MOS트랜지스터의 제곱특성과 소오스를 결합한 차동회로의 뺄셈기능을 이용하여 구현한 quarter-square기술방식의 새로운 4상한 MOS아날로그 곱셈기를 제안하였다. 본 논문에서 제안된 회로는 p-well CMOS 공정으로 설계-제작되어 특성측정을 하였다. 제작된 곱셈회로의 입력에 공급전압의 50%의 크기를 기치는 신호를 인가하였을 때, 1%미만의 왜율을 갖는 -1.3V에서 1.3V크기의 출력신호를 얻었고, 0에서30㎒까지의 -3㏈ 주파수대역을 측정하였고, 81㏈의 출력유동범위와 40㎽의 전력을 소모하였으며, 0.54㎟의 칩면적을 차지하였다. 제안된 곱셈회로는 회로구성이 간단할 뿐만 아니라, 입력신호가 한 개의 트랜지스터를 통하여 출력에 전달되므로 고주파 응용에도 적합하다.

WLAN 및 Mobile WiMAX를 위한 2.3-2.7 GHz 대역 이중모드 CMOS RF 수신기 (A 2.3-2.7 GHz Dual-Mode RF Receiver for WLAN and Mobile WiMAX Applications in $0.13{\mu}m$ CMOS)

  • 이성구;김종식;김영조;신현철
    • 대한전자공학회논문지SD
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    • 제47권3호
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    • pp.51-57
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    • 2010
  • IEEE 802.11n 기반 무선 LAN과 IEEE 802.16e 기반 Mobile WiMAX에 적용할 수 있는 이중모드 직접 변환 수신기를 $0.13\;{\mu}m$ RF CMOS 공정을 이용하여 설계하였다. 설계된 직접 변환 수신기는 2.3-2.7 GHz의 주파수 범위에서 동작을 한다. 저잡음 증폭기에 Current Steering 기술을 사용하여 전체 이득의 크기를 3 단계로 조절이 가능하게 하였다. 플리커 잡음 영향을 낮추기 위해 믹서에 Current Bleeding 기술을 사용하였다. 믹서 LO를 위한 I/Q 위상 신호 발생을 위해 주파수 2-분주회로를 포함하였다. 제작된 직접 변환 수신기는 1.4V의 공급 전원에서 LO 버퍼를 포함하여 56 mA를 사용하며, 32 dB의 전력이득과 4.8dB의 잡음지수, 그리고 +6 dBm의 출력 $P_{1dB}$를 가진다.