• 제목/요약/키워드: IP 룩업

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패킷프로세서 기반의 홈게이트웨이용 스위치칩 개발 (Development of the QoS Switch Chip with Packet Processors for the Home Gateway)

  • 안정균;김성수;김대환;이춘영
    • 한국정보통신설비학회:학술대회논문집
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    • 한국정보통신설비학회 2006년도 하계학술대회
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    • pp.134-140
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    • 2006
  • 홈 게이트웨이가 가져야 하는 기능에 대한 요구사항을 분석하고 통신사업자의 관점에서, QoS 기능과 IP 주소변환 기능을 중심으로 세부적인 스위칭 칩의 기능과 성능을 규정하였다. QoS 기능, 패킷 필터링 기능, 그리고 IPv6 주소체계 도입 등과 같이 급변하는 네트워크의 요구사항을 유연하게 수용하여, 칩의 기능과 성능을 수정하거나 추가할 수 있도록 패킷프로세서 기반으로 스위칭 칩을 설계하였으며, 홈 게이트웨이의 구성을 단순화하기 위해 스위칭 칩의 패킷 메모리와 룩업 메모리를 칩 내부에 내장하였다. 그리고 칩의 설계를 검증하기 위해 FPGA를 이용하여 6포트 스위칭 칩으로 구현하여 기능 및 성능시험을 수행하였다. NAT, Flow에 따른 패킷 분류 및 패킷 변경, SPQ, DWRR과 같은 스케줄링 등의 시험을 통하여 설계한 칩의 기능과 성능을 확인하였다.

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MPOA망과 MPLS 망 연동시 심리스 연결에 대한 지연 분석 (Delay Analysis for Seamless Connections in Interworking between MPOA Networks and MPLS Networks)

  • 김동호;이숭희;전형구
    • 한국정보과학회논문지:정보통신
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    • 제29권2호
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    • pp.147-155
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    • 2002
  • 인터넷을 통해 사용자 정보가 여러 망을 거치는 동안 연동지점에서의 처리 지연은 고속 전송에 큰 부담이 되며 종단간의 심리스 연결이 가능하다면 좋은 해결책이 될 것이다. 이 논문에서는 ATM-LAN에 유력한 MPOA 망과 백본 기술로 적용이 검토되고 있는 MPLS 망을 심리스 연결하기 위한 방안을 제시한다. 두 망의 특징을 비교하고, 연동에 필요한 요구사항을 제시하며, 적용 가능한 세가지 연동 방안을 기술한다. 제시된 연동방안은 LER에서 ATM VC와 LSP를 심리스 연결함으로써 IP 룩업에 소요되는 처리 지연을 최소화하고 종단간 전송 지연을 줄인다. 각 연동 방안들의 세부 동작 절차와 특징을 기술하고, 잭슨망 이론을 이용하여 제시된 연동 방안들의 종단간 전송지연을 분석하고 그 결과를 비교한다.

ATM 정합모듈과 MPLS 포워딩엔진 연동을 위한 UTOPIA Controller 구현 (The Implementation of UTOPIA Controller for Interworking AIM and MPLS Forwarding Engine)

  • 김광옥;박완기;최창식;박대근;정연쾌;이유경
    • 한국정보처리학회:학술대회논문집
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    • 한국정보처리학회 2001년도 추계학술발표논문집 (하)
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    • pp.1529-1532
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    • 2001
  • ACE 2000 ATM 교환기를 이용하여 MPLS 교환기를 구현 시, ATM 가입자 및 중계선을 수용하여 스위치와 정합 기능을 수행하는 AIM(ATM interface module)에 IP 패킷에 대한 룩업을 수행하여 ATM 스위치로 패킷을 포워딩하는 HFEA(High performance Forwarding Engine board Assembly)를 연동하기 위해서는 UTOPIA Level2 연결이 요구된다. 그러나 HFEA 에서 622Mbps 급 성능의 MXT4400(SAR) 칩은 TSAR(Transmit SAR)로 운용 시 Master모드로 동작하게 되고, AIM 모듈 또한 Rx에서 Master모드로 동작하기 때문에 이들을 연결하기 위해서는 양 모듈간에서 Slave 모드로 동작할 수 있는 UTOPIA Controller가 필요하게 된다. 이에 따라 ALMA(AW Layer Module Assembly)칩과 HFEA TSAR 사이에서 데이터를 전달하는 UTOPIA Controller를 Xilinx를 이용해 FPGA로 구현하였다.

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