• 한국고분자학회:학술대회논문집
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• 한국고분자학회 2006년도 IUPAC International Symposium on Advanced Polymers for Emerging Technologies
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• pp.369-369
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• 2006

Compatibilizers contribute to many processes in polymer industry, such as manufacturing polymer blends and composites. They are usually designed to be block or graft form which is combined in polar and non-polar parts in the first synthesis process level, for example, the general form of maleic anhydride (MA) as a compatiblizer is a grafted counterpart. However, the process of making the compatibilizer is related to the first synthesis level and it has some problems, such as high cost, poor processability, limitation on use and properties, and so on. So, in order to improve its poor processability and overcome the limitation on use, we developed compatibilizers which have various chemical forms by high intensity ultrasound and super critical fluid nitrogen in polymer melt reactive extrusion.

• 전자공학회논문지A
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• 제31A권12호
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• pp.122-134
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• 1994

Design of a heuristic algorithm for high level synthesis of multichip architecture is presented in this paper. Considering the design constraints: individual chip area, I/O pin counts, chip-to-chip interconnection counts, interchip communication delay, and chip latecy, the proposed system automatically generates pipelined multichip architectures from behavioral descriptions. For efficient mulichip synthesis, a new methodology is proposed, which performs partitioning and schedulting of SFG into multichip architectures simultaneously. Experimental results for several benchmark programs show that the systems can be used for designing multichip hardware efficiently.

• 전자공학회논문지A
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• 제31A권6호
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• pp.149-158
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• 1994

Through high level synthesis, designers can obtain the precious information on the area and speed trade-offs as well as synthesized datapaths from behavioral design descriptions. While previous researches were concentrated on the synthesis of pipelined, datapaths with fixed DII (Data Initiation Interval) by inserting delay elements where needed, we propose a novel methodology of synthesizing pipeline structures with variable DIIs. Determining the time-overlapping of pipeline stages with variable DIIs, the proosed algorithm performs scheduling and module allocation using the time-overlapping information. Experimental results show that significant improvement can be achieved both in speed and in area.

• 한국통신학회논문지
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• 제18권5호
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• pp.619-633
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• 1993

본(本) 논문(論文)에서는 고(高) 수준(水準) 논리(論理) 합성(合成)을 위한 새로운 고급(高級) 하드웨어 기술언어(記述言語)인 ASPHODEL(Algorithm Synthesis Pascal Hardware for Optimal Design and Efficient Language)과 알고리듬 컴파일러를 제안(提案)한다. ASPHODEL은 VLSI의 최상위(最上位) 설계(設計) 레벨인 알고리듬 레벨에서 하드웨어 특성(特性)을 효율적으로 표현(表現)할 수 있다. VLSI 복잡도(複雜度)를 효율적(效率的)으로 처리(處理)하기 위해 입출력(入出力) 포트와 계층적(階層的) 처리기들로 하드웨어를 모델화하고, 기술(記述)의 효율성을 위해 프로그래밍 언어인 Pascal의 구문(構文)을 기본(基本)으로 채택(採擇)하여 고급(高級)하드웨어 기술언어(技術言語)로서 고(高) 수준(水準) 논리(論理) 합성(合成) 시스템에 이용(利用)될 수 있도록 하였다. 알고리듬 컴파일러는 ASPHODEL 기술(記述)을 입력(入力)으로 하여 어휘(語彙) 분석(分析)과 구문(構文) 분석(分析)을 거쳐 중간(中間) 레벨의 설계(設計) 표현(表現)으로 변환(變換)한다. 제안(提案)된 ASPHODEL과 알고리듬 컴파일러에 실제(實際) 설계(設計) 예를 적용(適用), 설명(說明)함으로써 그 효용성(效用性)을 보인다.

• 한국인터넷방송통신학회논문지
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• 제20권3호
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• pp.181-187
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• 2020

본 논문에서는 고성능 차량용 SoC 설계자동화를 위한 상위수준 합성과정에서의 레지스터 할당 알고리즘과 자원 할당 알고리즘을 제안한다. 상위수준 합성에서 가장 중요한 연산자의 특성과 데이터패스의 구조를 분석하고, 멀티사이클 연산의 스케줄링 시 가상연산자 개념을 도입함으로써, 멀티사이클 연산을 구현하는 연산자의 유형에 관계없이 공통으로 적용시킬 수 있는 자원할당 알고리즘을 이용하여 증명하였다. 연산자 간을 연결하는 신호선이 반복적으로 이용되어 연결 신호선수가 최소가 될 수 있도록 기능연산자를 할당하고, 레지스터 할당 시 연결구조에 따라 가중치를 갖는 구간 그래프를 구성한다. 최소의 클러스터 분할 알고리즘을 이용하여 생성된 최대 크기의 클러스터들에 연결구조가 고려된 레지스터를 할당한다. 연결구조에 대한 멀티플렉서의 중복 입력을 제거하고 연산자에 연결된 멀티플렉서 간의 입력을 교환하는 입력 정렬 과정으로 연결구조를 최소화한다. 기술된 알고리즘의 스케줄링 성능을 평가하기 위하여, 표준벤치마크 모델인 5차 디지털 웨이브필터에 대한 스케줄링을 실행하여 제안한 알고리즘의 효용성을 입증한다.

• 전자공학회논문지A
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• 제31A권3호
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• pp.53-67
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• 1994

This paper describes the design of a high-level synthesis system. SODAS-VP. which automatically generates hardwares executing operation sequences in pipelined fashion.Target architecture and clocking schemes to drive pipelined datapath are determined, and the handling of pipeline hazards which degrade the performance of pipeline is considered. Partitioning of an operation into load, operation, and store stages, each of which is executed in partitiones control step, is performend. Pipelinecl hardware is generated by handling pipeline hazards with internal forwarding or delay insertion techniques in partitioning process and resolving resource conflicts among the partitioned control steps with similarity measure as a priority function in module allocation process. Experimental results show that SODAS-VP generates hardwares that execute faster than those generated by HAL and ALPS systems. SODAS-VP brings improvement in execution speed by 17.1% and 7.4% comparing with HAL and ALPS systems for a MCNC benchmark program, 5th order elliptical wave filter,respectively.

• 대한산업공학회지
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• 제21권1호
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• pp.33-49
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• 1995

Simulated annealing(SA) has been admitted as a general purpose optimization technique which can be utilized for almost all kinds of combinatorial optimization problems without much difficulty. But there are still some weak points to be resolved, one of which is the slow speed of convergence. In this study, we carefully review various previous efforts to improve SA and propose some variations of SA which can enhance the speed of convergence to the optimum solution. Then, we apply the revised SA algorithms to the scheduling and hardware allocation problems occurring in high-level synthesis(HLS) of VLSI design. We confirm the efficiency of the proposed methods through several HLS examples.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.410-413
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• 2000

This paper suggests a methodology in which control signals for high-level synthesis are generated from SDL specification. SDL is based on EFSM(Extended Finite State Machine) model. Data path and control part are partitioned into representing data operations in the from of scheduled data flow graph and process behavior of an SDL code in forms of an abstract FSM. Resource allocation is performed based on the suggested architecture model and local control signals to drive allocated functional blocks are incorporated into an abstract FSM extracted from an SDL process specification. Data path and global controller acquired through suggested methodology are combined into structural VHDL representation and correctness of behavior for final circuit is verified through waveform simulation.

• 전자공학회논문지A
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• 제29A권4호
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• pp.64-73
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• 1992

This paper presents the design of multi-level logic optimization algorithm and the development of the SMILE system based on the algorithm. Considering the fanin constraints in algorithmic level, SMILE performs global and local optimization in a predefined sequence using heuristic information. Designed under the Sogang Silicon Compiler design environment, SMILE takes the SLIF netlist or Berkeley equation formats obtained from high-level synthesis process, and generates the optimized circuits in the same format. Experimental results show that SMILE produces the promising results for some circuits from MCNC benchmarks, comparable to the popularly used multi-level logic optimization system, MIS.

• 융합신호처리학회논문지
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• 제6권1호
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• pp.39-44
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• 2005

스케줄링은 CDFG 내의 각 연산에 우선순위 관계를 유지하면서 연산이 수행될 제어스텝을 할당하는 과정으로 합성된 하드웨어의 성능에 직접적인 영향을 미치는 중요한 단계이다. 본 논문에서는 자원제한 스케줄링 알고리즘을 제안한다. 제안된 알고리즘은 주어진 그래프를 분석하여 연산유닛의 개수를 결정하고 이에 따라 각 연산을 제어스텝에 할당한다. 스케줄링 과정 중에 상대적으로 부족한 연산유닛과 여유 있는 연산유닛을 구별하여 연산유닛의 수를 조절한 후 반복적으로 성능개선을 시도하게 된다. 제안된 알고리즘의 성능을 평가하기 위하여 모의실험을 수행하였고 그 결과는 기존의 방법들에 비해 우수함을 알 수 있었다.