• 전기전자학회논문지
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• 제23권4호
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• pp.1288-1294
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• 2019

Polar code의 채널용량 달성 특성은 polar code를 각광 받는 오류 정정 부호로 만들었다. 하지만 충분한 오류 정정 성능은 부호의 길이가 길어졌을 때 달성되는 점근적 속성을 보인다. 따라서 입력 데이터가 길어지는 경우에 대한 초대규모 집적회로 구현을 실현하기 위하여 효율적인 구조가 필요하게 되었다. 기존의 polar code 부호기 구조 중 가장 기본적인 완전 병렬 구조는 직관적이고 구현이 쉽지만 긴 polar code에 높은 하드웨어 복잡성을 보이므로 부적합하다. 그리고 이를 보완하여 제안된 부분 병렬 구조는 하드웨어 면적 측면에서 큰 성과를 얻었으나 그 방식이 일반화되어 있지 않아 설계자에 따라 구조에 변동이 발생할 수 있다. 본 논문에서는 이를 개선하고자 비트 차원의 치환을 위해 제안된 회로 설계법을 polar code에 적용하는 하드웨어 설계법을 제안한다. 제안하는 방법을 polar code의 부호기에 적용함으로써 완전 병렬 부호기만큼 직관적인 구조를 가짐과 동시에 일반화된 polar code 부분 병렬 부호기를 설계할 수 있다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1985년도 추계학술발표회 논문집
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• pp.202-205
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• 1985

• Journal of Platform Technology
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• 제6권4호
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• pp.26-33
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• 2018

In this paper, we propose an image retrieval algorithm for real-time processing and design it as hardware. The proposed method is based on the classification of BoWs(Bag of Words) algorithm and proposes an image search algorithm using bit stream. K-fold cross validation is used for the verification of the algorithm. Data is classified into seven classes, each class has seven images and a total of 49 images are tested. The test has two kinds of accuracy measurement and speed measurement. The accuracy of the image classification was 86.2% for the BoWs algorithm and 83.7% the proposed hardware-accelerated software implementation algorithm, and the BoWs algorithm was 2.5% higher. The image retrieval processing speed of BoWs is 7.89s and our algorithm is 1.55s. Our algorithm is 5.09 times faster than BoWs algorithm. The algorithm is largely divided into software and hardware parts. In the software structure, C-language is used. The Scale Invariant Feature Transform algorithm is used to extract feature points that are invariant to size and rotation from the image. Bit streams are generated from the extracted feature point. In the hardware architecture, the proposed image retrieval algorithm is written in Verilog HDL and designed and verified by FPGA and Design Compiler. The generated bit streams are stored, the clustering step is performed, and a searcher image databases or an input image databases are generated and matched. Using the proposed algorithm, we can improve convenience and satisfaction of the user in terms of speed if we search using database matching method which represents each object.

• 전기전자학회논문지
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• 제28권1호
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• pp.26-32
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• 2024

최근 다양한 영상의 해상도 포맷이 등장하였고, 디지털 기기는 이를 지원하기 위해 입력 영상의 해상도를 확대 또는 축소하는 전용 스케일러 칩을 내장하고 있다. 따라서 스케일러 칩의 성능과 하드웨어 크기는 중요하다고 할 수 있다. 본 논문에서는 Han이 제안한 조합 보간 스케일러 알고리즘을 Han, Jung이 제안한 Dual-clock을 가지는 라인 메모리 구조를 이용해 하드웨어 설계를 진행하였다. 제안하는 하드웨어는 QHD 환경에서 실시간으로 처리가 가능한 구조로, Verilog를 이용해 설계되었으며 Xilinx Vivado 2023.1을 이용하여 검증하였다. 또한 Han이 제안한 알고리즘과 하드웨어의 정량적 수치 평가 비교를 통해 성능을 검증하였다.

• 대한전자공학회논문지TC
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• 제46권3호
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• pp.26-31
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• 2009

60 GHz 대역에서 multi-gigabit 전송률을 달성하기 위하여 제안된 ECMA 표준은 프리앰블과 데이터 부분으로 구성된 버스트 (burst)를 통하여 데이터 송수신을 수행하며 프리앰블과 데이터 부분에서는 동작 모드에 따라 다양한 변조 방식이 사용된다. 따라서 다양한 변조 방식을 지원할 수 있는 수신 알고리듬의 설계가 필수적이다. 본 논문에서는 ECMA 표준 중 DBPSK (Differential Binary Phase Shift Keying)와 DQPSK (Differential Quadrature Phase Shift Keying) 그리고 OOK (On-Off Keying) 변조 방식을 지원하는 multi-gigabit packet 송수신 시스템을 위한 수신 알고리듬을 설계하였다. 설계된 수신 알고리듬은 동일한 구조 및 동작 방식을 통하여 고려한 모든 변조 방식들을 지원할 수 있을 뿐만 아니라 하드웨어 구현 복잡도가 낮은 장점을 지닌다.

• 한국통신학회논문지
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• 제13권2호
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• pp.171-181
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• 1988

본 논문에서는 packet-switched network에서 음성을 서비스하는데 있어서 고려해야 할 여러가지 점들을 살펴보고, 실제로 음성과 데이터를 동시에 서비스하는 packet voice/data terminal을 구현하였으며 그 성능 분석을 시도하였다. PVDT의 software는 OSI 7 layer architecture에 맞추어 설계하였으며 음성과 데이터를 link level부터 구별하여 서비스하였다. 또한 음성 packet의 전송 delay를 작게 하기 위해 데이터보다 음성을 우선적으로 서비스하도록 하였으며 간략화된 protocol로 재전송에 의한 overhead를 없앴다. PVDT의 hardware의 구성은 기능별로 master control module, speech processing module, speech activity detection module, telelphone interface module, input/output inteface module로 나누어진다. Packet음성통신망에 대한 해석으로는 음성 packet의 전송 delay의 variance에 의한 영향을 줄이기 위한 최적 재생지연시간을 전송 delay의 분포를 통해 계산하였다.

• Wind and Structures
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• 제17권6호
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• pp.629-646
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• 2013

One of the most common solutions adopted to reduce vibrations of skyscrapers due to wind or earthquake action is to add external damping devices to these structures, such as a TMD (Tuned Mass Damper) or TLCD (Tuned Liquid Column Damper). It is well known that a TLCD device introduces on the structure a nonlinear damping force whose effect decreases when the amplitude of its motion increases. The main objective of this paper is to describe a Hardware-in-the-Loop test able to validate the effectiveness of the TLCD by simulating the real behavior of a tower subjected to the combined action of wind and a TLCD, considering also the nonlinear effects associated with the damping device behavior. Within this test procedure a scaled TLCD physical model represents the hardware component while the building dynamics are reproduced using a numerical model based on a modal approach. Thanks to the Politecnico di Milano wind tunnel, wind forces acting on the building were calculated from the pressure distributions measured on a scale model. In addition, in the first part of the paper, a new method for evaluating the dissipating characteristics of a TLCD based on an energy approach is presented. This new methodology allows direct linking of the TLCD to be directly linked to the increased damping acting on the structure, facilitating the preliminary design of these devices.

• 융합신호처리학회논문지
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• 제8권3호
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• pp.163-170
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• 2007

본 논문에서는 bicubic 방법보다 하드웨어 구조는 간단하면서 확대 이미지는 더욱 선명한 polyphase scaler를 제안하였다. 제안된 시스템은 새로운 픽셀을 얻기 위해서 디지털 필터의 group delay를 이용하여 해상도를 확대하는 방식을 사용하였으며 bicubic 방법과 비교하여 더 좋은 성능을 가지면서 하드웨어 구조를 간단히 하여 모바일 기기 등에 쉽게 적용이 가능하도록 설계하였다. 기존 polyhpase 필터는 해상도 확대시 영상을 흐릿하게 하는 blurring 노이즈가 발생하는 문제점을 가지고 있었다. 그래서 입력 신호의 고주파 성분을 증폭시키도록 Polyphase 필터를 boost-up 필터로 수정하여 보다 선명한 결과를 얻을 수 있었다. 본 논문에서 제안하는 polyphase scaler는 Xilinx Virtex2 FPGA를 이용하여 하드웨어 검증을 수행하였다. 제안된 polyphase scaler는 핸드폰 카메라의 디지털 줌으로 사용되어 질 수 있다.

• Journal of Communications and Networks
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• 제13권1호
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• pp.70-76
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• 2011

This paper presents the unified user equipment (UE) baseband modulation and demodulation (modem) hardware platform architecture to support multiple radio access technologies. In particular, this platform selectively supports two systems; one is HEDGE system, which is the combination of third generation partnership project (3GPP) Release 7 high speed packet access evolution (HSPA+) and global system for mobile communication (GSM)/general packet radio service (GPRS)/enhanced data rates for GSM evolution (EDGE), while the other is LEDGE system, which is the combination of 3GPP Release 8 long term evolution (LTE) and GSM/GPRS/EDGE. This is done by applying the flexible pin multiplexing scheme to a hardwired pin mapping process. On the other hand, to provide stable connection, high portability, and high debugging ability, the stacking structure is employed. Here, a layered board architecture grouped by functional classifications is applied instead of the conventional one flatten board. Based on this proposed configuration, we provide a framework for the verification step in wireless cellular communications. Also, modem function/scenario test and inter-operability test with various base station equipments are verified by system requirements and scenarios.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 D
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• pp.3031-3033
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• 2005

High speed PC-based digital I/O system hardware, PCI-bus master and slave set is developed, which features are distributed structure, input/output function interchangeability by switch setting, high speed 20Mbps to update 1000 points in less than 1 ms, etc.