• Nuclear Engineering and Technology
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• 제53권10호
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• pp.3327-3334
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• 2021

Present electric grids are advanced to integrate smart grids, distributed resources, high-speed sensing and control, and other advanced metering technologies. Cybersecurity is one of the challenges of the smart grid and nuclear plant digital system. It affects the advanced metering infrastructure (AMI), for grid data communication and controls the information in real-time. The research article is emphasized solving the nuclear and smart grid hardware security issues with the integration of field programmable gate array (FPGA), and implementing the latest Time Authenticated Cryptographic Identity Transmission (TACIT) cryptographic algorithm in the chip. The cryptographic-based encryption and decryption approach can be used for a smart grid distribution system embedding with FPGA hardware. The chip design is carried in Xilinx ISE 14.7 and synthesized on Virtex-5 FPGA hardware. The state of the art of work is that the algorithm is implemented on FPGA hardware that provides the scalable design with different key sizes, and its integration enhances the grid hardware security and switching. It has been reported by similar state-of-the-art approaches, that the algorithm was limited in software, not implemented in a hardware chip. The main finding of the research work is that the design predicts the utilization of hardware parameters such as slices, LUTs, flip-flops, memory, input/output blocks, and timing information for Virtex-5 FPGA synthesis before the chip fabrication. The information is extracted for 8-bit to 128-bit key and grid data with initial parameters. TACIT security chip supports 400 MHz frequency for 128-bit key. The research work is an effort to provide the solution for the industries working towards embedded hardware security for the smart grid, power plants, and nuclear applications.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 D
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• pp.2661-2663
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• 2005

To construct the stable back-up system between mini-hubs, we propose the plan of site diversity of asynchronous mini-hub by monitoring outlink carriers and error data. In this paper, we made hardware and software to control mini-hub system for site diversity back-up by switching SDBS equipment through communication between master mini-hub and slave mini-hub.

• IEIE Transactions on Smart Processing and Computing
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• 제5권5호
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• pp.310-318
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• 2016

Emerging technologies such as the Internet of Things (IoT) and the Advanced Driver Assistant System (ADAS) often have image transmission functions with tough constraints, like low power and/or low delay, which require that they adopt line-based, low memory compression methods instead of existing frame-based image compression standards. Bit rate control in the conventional frame-based compression systems requires a lot of hardware resources when the scope of handled data falls at the frame level. On the other hand, attempts to reduce the heavy hardware resource requirement by focusing on line-level processing yield uneven image quality through the frame. In this paper, we propose a bit rate control that maintains consistency in image quality through the frame and improves the legibility of text regions. To find the line characteristics, the proposed bit rate control tests each line for ease of compression and the existence of text. Experiments on the proposed bit rate control show peak signal-to-noise ratios (PSNRs) similar to those of conventional bit rate controls, but with the use of significantly fewer hardware resources.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제6권9호
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• pp.2388-2404
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• 2012

Cryptographic hash functions are widely used in many information security applications like digital signatures, message authentication codes (MACs), and other forms of authentication. In response to recent advances in cryptanalysis of commonly used hash algorithms, National Institute of Standards and Technology (NIST) announced a publicly open competition for selection of new standard Secure Hash Algorithm called SHA-3. One important aspect of this competition is evaluation of hardware performances of the candidates. In this work we present efficient hardware implementations of SHA-3 finalists: JH, Keccak and Skein. We propose high speed architectures using Look-Up Table (LUT) resources on FPGAs, to minimize chip area and to reduce critical path lengths. This approach allows us to design data paths of SHA-3 finalists with minimum resources and higher clock frequencies. We implemented and investigated the performance of these candidates on modern and latest FPGA devices from Xilinx. This work serves as performance investigation of leading SHA-3 finalists on most up-to-date FPGAs.

• 전기전자학회논문지
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• 제24권3호
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• pp.895-900
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• 2020

본 논문에서 BSPE는 전력이 많이 소모되는 기존의 곱셈 알고리즘을 대체했다. Bit-serial Multiplier를 이용해 하드웨어 자원을 줄였으며, 메모리 사용량을 줄이기 위해 가변적인 정수 형태의 데이터를 사용한다. 또한, 부분 합을 더하는 MOA(Multi Operand Adder)에 LOA(Lower-part OR Approximation)를 적용해서 MOA의 자원 사용량 및 전력사용량을 줄였다. 따라서 기존 MBS(Multiplication by Barrel Shifter)보다 하드웨어 자원과 전력이 각각 44%와 42%가 감소했다. 또한, BSPE Core를 위한 hardware architecture design을 제안한다.

• 스마트미디어저널
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• 제5권4호
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• pp.49-56
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• 2016

무선인터넷이 보급되고 IoT 기술이 발달함에 따라 여러 종류의 센서 디바이스가 발전하였다. 그리고 IoT 환경에서 사용자들의 요구를 충족하는 다양한 서비스 개발을 위해 오픈소스 하드웨어가 도입되었다. 하지만 오픈소스 하드웨어는 개발 인력의 부족으로 인해 충분히 활용되지 못하고 있다. 따라서 본 논문에서는 오픈소스 하드웨어에서 효율적으로 임베디드 소프트웨어 개발을 교육하기 위한 소프트웨어 프레임워크를 제안한다. 제안하는 프레임워크는 비주얼 프로그래밍 언어와 빠른 결과 확인을 통해 다양한 오픈소스 하드웨어에서 빠르고 직관적으로 임베디드 소프트웨어를 개발할 수 있게 한다. 또한 제안한 프레임워크를 실제 오픈소스 하드웨어 개발 환경에 구현하여 장단점을 분석하고 개선방안을 확인하였다.

• ETRI Journal
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• 제29권4호
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• pp.530-532
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• 2007

This paper presents a simple method to implement a complete on-line portable wireless holter including an electrocardiogram (ECG) monitoring, processing, and communication protocol. The proposed algorithm significantly reduces the hardware resources of threshold estimation for ECG compression, using the standard deviation updated with each new input signal sample. The new method achieves superior performance in terms of hardware complexity, channel occupation and memory requirements, while keeping the ECG quality at a clinically acceptable level.

• 한국정보통신학회논문지
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• 제25권6호
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• pp.813-818
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• 2021

본 논문에서는 기존 CIE1931 색역 변환 알고리즘의 최적화된 하드웨어 구현 방법을 제안한다. 안개제거 알고리즘의 후처리 방법 중 비교적 연산량이 적은 기존 알고리즘은 연산 과정에서 Split multiplier를 사용한 큰 비트의 계산으로 하드웨어 자원 소모량이 크다는 단점이 있다. 제안하는 알고리즘은 기존 알고리즘의 미리 정의된 2번의 행렬 곱셈 연산을 하나로 줄임으로써 연산량 감소, 하드웨어 소형화를 실현하였고, Split multiplier 연산을 최적화시킴으로써 탑재하기에 더욱 효율적인 하드웨어를 구현하였다. 하드웨어는 Verilog HDL 언어로 설계하였고, Xilinx Vivado 프로그램을 이용한 논리합성 결과를 비교하여 4K 표준 환경에서 실시간 처리가 가능한 성능을 확인하였다. 또한, 2가지 FPGA에서의 탑재 결과를 통해 제안하는 하드웨어의 성능을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(3)
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• pp.169-172
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• 2000

IP Switching is a new routing technology proposed to improve the performance of IP routers. Flow classification is one of the key issues in IP Switching. To achieve better performance, flow classification should be matched to the varying IP traffic and an IP switch should make use of its hardware switching resources as fully as possible. This paper proposes an adaptive flow classification algorithm for IP Switching. By dynamically adjusting the values of its control parameters in response to the present usage of the hardware switching resources, this adaptive algorithm can efficiently match the varying IP traffic and thus improve the performance of an IP switch.

• 한국수자원학회:학술대회논문집
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• 한국수자원학회 1989년도 수공학논총 제31권
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• pp.89-94
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• 1989

본 연구는 하천 수질의 종합관리를 위한 sotware 시스템과 hardware 시스템을 개발하는 것이다. Software 시스템은 하천의 오염실태 조사분석 자료를 활용하여 예측모형의 반응식과 제 계수를 도출하고, 수질변동 및 예측모형의 중요지표 수질인자들에 대한 시각적 화면 display 를 위한 그래픽 모듈과 우리나라 오염심화 하천에 알맞는 종합수질 관리용 컴퓨터 프로그램을 개발하므로서 궁극적으로 하천의 한정된 수자원의 최적 활용을 위한 정량적, 정성적 종합수질 관리 시스템을 개발하는 것이다. 또한, Hardware 시스템은 지표 수질인자들을 자동 측정하여 on line, real time 으로 운영 될수 있는 computer supported monitoring network system 과 수질관리를 위한 지역적 수질정보를 위한 network system 을 연구하므로서 control computer system 및 programmable process controllers system 을 구축하고자 한다.