• 방송공학회논문지
• /
• 제15권6호
• /
• pp.853-867
• /
• 2010

IPTV, DMB 등과 같은 방통융합 기반 멀티미디어 서비스에서는 고성능 비디오 인덱싱을 위한 썸네일 기술이 요구되므로 H.264/AVC 비트스트림으로부터 직접 썸네일을 추출하는 방법이 제안되었다. 그러나 화소 공간에서 정의한 일반화 수식을 주파수 공간으로 변환하는 과정에서 H.264/AVC에 정의된 변환 및 양자화, 그리고 인트라 예측의 반올림을 고려하지 않음으로써 썸네일 화질을 저하시키는 문제점이 있다. 본 논문에서는 H.264/AVC 비트스트림에서의 새로운 썸네일 추출 방법을 제안한다. 제안하는 방법은 H.264/AVC 핵심 변환을 기반으로 주파수 공간에서의 썸네일 추출 방법을 이론적으로 정리하고 확률적 방법으로 인트라 예측의 반올림 보상 방법을 제시한다. 제안한 방법을 통해 얻은 썸네일은 참조 복호화기를 통해 얻은 썸네일과 주관적 화질은 크게 차이 나지 않으며 이전에 제안된 방법과 비교하여 주관적 화질 향상과 최대 8.66 dB의 PSNR 이득을 얻었다.

• 한국정보통신학회논문지
• /
• 제16권1호
• /
• pp.119-126
• /
• 2012

H.264/AVC는 부호화되는 잉여 데이터의 유형에 따라 3개의 변환을 사용할 수 있다. $4{\times}4$ DCT 변환은 항상 수행되며, $16{\times}16$ 인트라 모드인 경우에는 추가적으로 휘도 DC 계수에는 $4{\times}4$ 하다마드 변환을 수행하고, 색체 DC 계수에는 $2{\times}2$ 하다마드 변환을 수행한다. 변환 코딩을 완료한 이후에 한층 더한 데이터 압축을 위해 양자화가 수행된다. 본 논문에서는 H.264/AVC에 중요한 역할을 하는 DCT 변환, 하다마드 변환 및 양자화에 대한 하드웨어적인 구현에 대해 연구하였다. 특히 파이프라인 기법을 적용하여 33클럭의 대기지연시간 이후에는 매 클럭 당 1개의 양자화된 결과를 출력할 수 있는 아키텍쳐를 제안하였다. 제안한 아키텍쳐는 Verilog HDL로 코딩되고, Xilinx 7.1i ISE툴을 사용하여 합성하고 검증하였다. 합성 결과 SPARTAN3S-1000 디바이스에서 동작 주파수는 106MHz이다. $1920{\times}1080$ HD 영상 프레임의 경우 최대 33프레임을 처리할 수 있다.

• 한국통신학회논문지
• /
• 제28권12C호
• /
• pp.1182-1191
• /
• 2003

본 논문에서는 H.264의 정수 변환 모듈, 양자화 모듈, 역양자화 모듈, 정수 역변환 모듈에 대한 하드웨어 구조를 제안한다. 새로운 동영상 압축기술인 H.264의 전체 구성 중에서 핵심 부분인 동영상 데이터의 영역 변환 및 양자화 기능들을 하드웨어로 설계할 수 있도록 알고리즘을 기술하고, 저전력 설계를 위하여 하드웨어 사이즈를 최소화하도록 구조를 정하였다. 구현된 전체 모듈들은 PCI 인터페이스를 통한 Altera APEX-II FPGA 구성과 삼성 STD130 0.18um CMOS Cell Library를 이용하여 각각 합성하고 검증하였다. 이렇게 검증된 구조의 성능은 ASIC으로 구현하였을 경우 최대 동작 주파수가 100MHz이며, QCIF의 사이즈 기준으로 초당 최대 1295 프레임의 계산을 수행할 수 있으며, 이는 하드웨어 기반의 H.264 실시간 부호화기를 설계하기에 적합한 구조임을 보여준다.