• 한국정보전자통신기술학회논문지
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• 제11권1호
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• pp.18-25
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• 2018

본 논문에서는 범용 DSP 칩을 이용한 저전력 다중 채널 보청기 시스템 구현을 제시한다. 본 시스템은 WDRC(Wide Dynamic Range Compression)를 이용한 음향 증폭 알고리즘, 적응 하울링 제거 알고리즘, 단일 채널 잡음 감소 알고리즘을 포함한다. 저전력 구현을 위해 각 알고리듬을 정수연산 프로그램으로 재구성하였고, BelaSigna(R) 250의 명령어를 사용하여 정수연산 프로그램을 어셈블리 프로그램으로 변환하였다. 실시간 시스템을 사용한 실험을 통해 각 알고리즘의 성능을 확인하였다. 또한 구현 시스템의 클럭을 측정하였으며, 그 결과 전체 신호 처리 블록이 대략 7.02MHz 클럭에서 실시간으로 동작함을 확인하였다.

• 대한의용생체공학회:학술대회논문집
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• 대한의용생체공학회 1997년도 춘계학술대회
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• pp.342-344
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• 1997

Owing to technical advances in very large-scale integrated circuits (VLSI), high-speed digital signal processing (DSP) chips become fast enough to allow for real-time implementation of hearing aid algorithms in units small enough to be wearable. In this paper, we present a digital hearing aid processor (DHAP) chip built around a general-purpose 16-bit DSP core. The designed DHAP performs a nonlinear loudness correction of 8 octave frequency bands based on audiometric measurements. By employing a programmable DSP, the DHAP provides all the flexibility needed to implement audiological algorithms. In addition, the has a low power feature and $5.410\times5.720mm^2$ dimensions that fit for wearable devices.

• 한국음향학회지
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• 제8권5호
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• pp.95-101
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• 1989

일반 DSP들은 새로운 algorithm 및 응용 system의 개발을 위해서 전용 development system 및 simulator가 필수 불가결의 요소이다. 그러나 대부분 development system은 일반화된 내부 구조에 의해 그 유연성에 한계가 존재한다. 본 연구에서는 A/D입력과 D/A출력 data를 저장하는 buffer의 길이를 program에 의해 1 sample 단위부터 최대 2K sample 단위까지 가변할 수 있도록 하고, 이들 buffer도 2중 구조로 하여 연속 신호의 처리가 가능도록 한 DSP평가용 system을 개발하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1990년도 추계학술대회 논문집 학회본부
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• pp.439-442
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• 1990

A powerful general purpose image processing processor is developed using a high-speed DSP chip, TMS320C30. The image processing processor, compatible to the standard VME bus, is composed of VME bus interface unit, video rate image grabbing/coding unit, TMS320C30 interface unit and bank of high-speed SRAMs. The performance is evaluated experimentally with the general image processing algorithms and the results show that the developed processor is capable of high speed image processing.

• 전자공학회논문지B
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• 제32B권1호
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• pp.96-102
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• 1995

This paper presents the VHSIC Hardware Description Language(VHDL) implementation of the Fixed Point Covariance Lattice(FLAT) algorithm for an Linear Predictive Coding(LPC) analysis and its related algorithms, such as the forth order high pass Infinite Impulse Response(IIR) filter, covariance matrix calculation, and Spectral Smoothing Technique(SST) in the Vector Sum Exited Linear Predictive(VSELP) speech coder that has been Selected as the standard speech coder for the North America and Japanese digital cellular. Existing Digital Signal Processor(DSP) chips used in digital cellular phones are derived from general purpose DSP chips, and thus, these DSP chips may not be optimal and effective architectures are to be designed for the above mentioned algorithms. Then we implemented the VHDL code based on the C code, Finally, we verified that VHDL results are the same as C code results for real speech data. The implemented VHDL code can be used for performing logic synthesis and for designing an LPC Application Specific Integrated Circuit(ASOC) chip and DsP chips. We first developed the C language code to investigate the correctness of algorithms and to compare C code results with VHDL code results block by block.

• 한국위성정보통신학회논문지
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• 제5권1호
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• pp.38-42
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• 2010

본 논문에서는 CDMA2000 환경에서 스마트 안테나 시스템에 적용하기 위한 빔형성 모듈 설계 결과를 제시한다. 설계된 빔형성 모듈은 실시간으로 우수한 성능을 확인하기 위해 범용의 DSP를 이용하여 구현하였다. 다양한 실험 결과 설계된 빔형성 모듈은 스마트 안테나 시스템에서 우수한 빔패턴을 제공하는 것을 확인하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 1995년도 학술대회
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• pp.165-170
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• 1995

In this paper, it is attempted to apply the adaptive digital signal processing to compensate for a linear distortion of a loudspeaker and implement a real time hardware for that purpose. The real time system is implemented by using the DSP56001, a general purpose signal processor, as a host processor and the DSP56200, a cascadable adaptive FIR filter peripheral chip, as an adaptive digital filter. The system has 1000 taps at a 44.1kHz. After inverse modeling of under_compensation_speaker, the system reduces loudspeaker's linear distortions by pre-processing an input audio signal to loudspeaker. The experiment shows satisfactory results; after adaption with white noise as input signal for 60sec, the flat amplitude and linear phase frequency characteristics is found to lie over a wide frequency range of 100Hz to 20kHz.

• 한국음향학회지
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• 제19권1호
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• pp.78-83
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• 2000

디지털 이동통신 단말기에서 사용되는 보코더는 통화 품질을 높이기 위하여 새로운 알고리즘들을 채택함에 따라 서로 다른 알고리즘을 사용하는 단말기간의 통신이 문제가 된다. 본 논문에서는 8kbps QCELP 및 13kbps QCELP 보코더 알고리즘을 하나의 DSP 칩에 효율적으로 구현함으로써 이러한 단말기 사이의 통신 문제를 해결하였다. 또한 QCELP 보코더 알고리즘을 실시간 구현하는데 있어 계산량 감소를 위한 단계별 최적화 방법에 대하여 기술하였다. 알고리즘 레벨, 수식 레벨, 코딩 레벨 등의 단계별 최적화 과정을 통하여 계산량이 가장 큰 부분인 코드북 검색 루프에서 약 50% 정도의 계산량을 감소하여 8kbps QCELP는 25 MIPS, 13kbps QCELP는 33 MIPS에 각각 구현하였다. 실시간 구현에 사용한 DSP는 자체 설계한 16 비트 고정소수점 DSP로써 보코더 알고리즘의 구현에 적합하도록 설계되었고, 저전력을 실현하기 위하여 범용의 DSP에 비해 매우 간단한 구조를 가지고 있다.

• 한국음향학회지
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• 제15권2호
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• pp.12-20
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• 1996

본 연구에서는 20bit 고정 소숫점 범용 DSP 칩을 이용하여 Dolby AC-3 디코더를 실시간으로 구현하였으며, PC를 이용하여 구현한 AC-3 C-simulator와의 성능비교를 통하여 본 연구의 실시간 디코더가 성능이 뒤지지 않음을 보였다. 또한 향후 DVD 재생기에 있어서 본 연구의 AC-3 디코더가 어떻게 설계되었는지에 대해서도 논하였다. 특히 본 연구에서 제안하는 Dolby AC-3 디코더는 최소한의 지연시간을 갖도록하여 기존의 디코더보다 향상된 성능을 가짐을 보였다.

• 대한전자공학회논문지SD
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• 제38권12호
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• pp.44-55
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• 2001

MAC(Multiply and ACcumulate) 연산은 DSP와 멀티미디어 데이터 처리의 핵심이 되는 연산이다. 기존의 DSP 혹은 내장형 프로세서의 MAC 연산기들은 주로 3사이클의 latency를 가지며, 한번에 하나씩의 데이터를 처리하므로 성능에 한계를 보인다. 따라서 고성능의 범용 프로세서들은 SIMD(Single Instruction Multiple Data) 연산을 지원하는 MAC 연산기를 실행 유닛으로 내장하는 추세이다. 하지만 이러한 고성능의 연산기는 고성능 범용 프로세서의 특성상 다양한 동작 모드를 지원해야 하고 clock 주파수가 높아야 하므로 파이프라인 기법을 사용하고 이에 따른 컨트롤이 복잡하여 하드웨어 설계가 까다롭고 면적이 큰 문제가 있다. 본 논문에서는 내장형 프로세서에 적합한 64비트 폭을 갖는 SIMD MAC 연산기를 설계하였다. 한 사이클에 누적연산까지 모두 완료하도록 하여 파이프라인 제어의 필요성을 없앴고, 기존의 Booth 곱셈기 구조에 기반하여 약간의 회로 추가로 SIMD 연산이 가능하도록 하였다.