• 한국산업정보학회논문지
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• 제5권4호
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• pp.16-21
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• 2000

Role-Based Access Control(RBAC)은 처리과정 오류를 줄이는 것처럼 접근통제 정책의 관리단가를 낮춰준다. RBAC 개념에서 가장 중요한 요소가 관리도구이다. RBAC 보안시스템을 위한 관리도구는 RBAC 데이터베이스에 저장되어 있는 사용자역할과 역할-역할 관계의 무결성을 유지하여야 한다. 따라서, 데이터베이스의 무결성을 정의하는 집합, 함수, 특성들이 요구된다. 본 논문은 Linux 서버 시스템 환경에서 RBAC 기술을 이용한 보안 시스템을 설계할 때 사용자-역할과 역할-역할 관계에 관한 데이터베이스의 무결성에 관하여 정의하고, 이들 관계를 관리하기 위한 동작에 대한 형식 명세를 제안한다. 제안된 형식 명세는 관계 집합처럼 정의된 RBAC 데이터베이스를 위해 일관성 요구를 유지한다. 또한, 동작의 형식 명세화를 함으로써 RBAC 관리도구의 구현을 쉽게 이끌어 내고, 더 효율적인 관리도구를 구현하기 위한 최소 집합을 유도하기 위함이다.

• 한국컴퓨터정보학회논문지
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• 제12권3호
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• pp.251-258
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• 2007

웹서비스 기술의 활성화와 더불어, XML 문서에 대한 접근통제기술이 새롭게 개발되었다. 그 결과, 기존의 접근통제시스템에서와 마찬가지로, 중요정보 자원에 대한 접근통제문제에 대한 연구가 큰 각광을 받고 있다. 본 논문에서는 XML 문서에 대한 접근통제정책을 정형명세언어인 CSP로 변환하는 방법을 제시한다. 이를 위해, 첫째, XPath 경로지정 언어로 표현된 XML 문서의 계층적 접근을 CSP 프로세스 알제브라로 변환하는 방법을 소개한다. 둘째, XML 스키마 문서를 오토마타 형태의 정형모델로 표현하는 방법을 설명한다. 셋째, XML 접근통제정책에 사용되는 적용 규칙 및 충돌규칙의 의미론을 프로세스 알제브라 언어로 표현하는 방법을 제시한다. 마지막으로, 본 논문에서 제시한 방법론의 타당성을 보이기 위해, XML 스키마 문서 및 경로지정 표현에 대한 CSP 명세 예제를 보여준다.

• 정보처리학회논문지D
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• 제17D권6호
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• pp.431-442
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• 2010

임베디드 시스템은 하드웨어와 소프트웨어 요소들이 서로 결합된 시스템이기 때문에 설계 시 실시간성(Real-time), 반응성(Reactive), 소규모(Small Size), 경량화(Low Weight), 안전성(Safe), 신뢰성(Reliable), 견고성(Harsh Environment), 저비용(Low Cost) 등의 요소들을 고려하여 설계해야 한다. 그러나 현재 임베디드 시스템 개발에 이러한 요소들을 반영한 설계 기법들이 미비하게 제시되어 있다. 특히 임베디드 시스템 개발에 있어서 프레임워크를 기반으로 임베디드 시스템을 개발하는 형태가 거의 이뤄지고 있지 않다. 이로 인해 현재 개발되어 있는 임베디드 시스템들의 내부 코드들을 살펴보면 시스템 작동과 전혀 상관이 없는 코드들이 무수하게 잔재하고 있으며, 임베디드 시스템 개발에 있어서 재사용성이나 가변성에 대한 고려가 미흡한 실정이다. 따라서 본 연구에서는 임베디드 시스템의 재사용성을 향상시키기 위해 제안했던 재사용 프레임워크 설계에 대한 완전성이나 일관성을 보장하기 위해 Z를 이용하여 프레임워크 설계에 대한 정형 명세 기법을 제시하고자 한다. 또한 Z 언어를 통해 명세한 결과를 Z-Eves Tool을 통해 Z 모델 체킹을 수행하여 프레임워크 설계의 명확성을 보이고자 한다.

• 한국시뮬레이션학회논문지
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• 제2권1호
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• pp.31-44
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• 1993

Zeigler's DEVS(Discrete Event Systems Specification) formalism supports formal specification of discrete event systems in a hierarchical , modular manner. Associated are hierarchical, distributed simulation algorithms, called abstract simulators, which interpret dynamics of DEVS models. This paper deals with performance evaluation of P-DEVSIM ++, a parallel simulation environment which implements the DEVS formalism and associated simulation algorithms in a parallel environment. Performance simulator has been developed and used to experiment models of parallel simulation executions in different conditions. The experimental result shows that simulation time depends on both the number of processors in the parallel system and the communication overheads among such processors.

• 한국건축시공학회:학술대회논문집
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• 한국건축시공학회 2019년도 춘계 학술논문 발표대회
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• pp.232-233
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• 2019

The plater work in the standard of estimate presents a variety of construction types. However, there is a part that does not fit the change of specification standards and on-site construction status, and it was revised in 2019's standard of estimate. In this study, we analyzed in detail the factors affecting the changes in estimating standards in the plater work. There were changes in the specification standards previously presented as primary coat, secondary coat, and formal coat as well as changes in on-site construction status such as thickness according to the number of plastering. Therefore, it is analyzed that the estimating standards can be classified by the number of finishes according to the site conditions by reflecting the analysis of the specification standards and site application status, and suggesting the finishing standards according to the number of plastering.

• 한국멀티미디어학회논문지
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• 제3권2호
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• pp.174-183
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• 2000

시스템 수준의 프로토콜 명세를 위한 정형 기법들은 S/W 구현에 중심을 둔 반면, 성능의 향상을 위해서 프로토콜의 설계를 H/W로 구현하는 것에 대한 필요성이 증대되고 있다. 따라서, 특정한 프로토콜을 이용한 시스템의 S/W적 구현에서 H/W적 구현으로 기반 환경이 변화함에 따라 IP(Integrated Processing)기술의 도입이 필요하게 되었다. 또한, 정형 명세로부터 시작하는 H/W의 구현 방법은 정형 명세의 특성에 의해, 구현된 H/W의 정확성, 신뢰성을 보장할 수 있다. 본 논문에서는 형식기술기법중의 하나인 ESTELLE로 정형화된 프로토콜을 H/W언어인 VHDL로 변환하는 방법을 제시한다. 우선 ESTELLE 명세를 VHDL 명세로 변환하는 변환방법을 기술한다. 이는 개념적인 변환방법으로 프로토콜 명세화의 기본 단위인 computation unit과 communication unit의 동작과 H/W에서의 프로세스간 동작의 유사성 등을 비교 분석하였다. 그 후 변환 모델을 기술하고, Inres 프로토콜을 통하여 실제로 ESTELLE을 VHDL로 변환하는 예를 제시한다.

• 대한의용생체공학회:학술대회논문집
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• 대한의용생체공학회 1997년도 춘계학술대회
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• pp.145-149
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• 1997

This paper describes a methodology for the development of models of discrete event system. The methodology is based on transformation of continuous state space into discrete one to homomorphically represent dynamics of continuous processes in discrete events. This paper proposes a formal structure which can coupled discrete event system models within a framework. The structure employs the discrete event specification formalism for the discrete event system models. The proposed formal structure has been applied to develop a discrete event specification model for the complex spectral density analysis of strip for urin analyzer system. For this, spectral density data of strip is partitioned into a set of Phases based on events identified through urine spectrophotometry. For each phase, a continuous system of the continuous model for the urine spectral density analysis has been simulated by programmed C++. To validate this model, first develop the discrets event specification model, then simulate the model in the DEVSIM++ environment. It has the similar simulation results for the data obtained from the continuous system simulation. The comparison shows that the discrete event specification model represents dynamics of the urine spectral density at each phase.

• International Journal of Railway
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• 제2권3호
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• pp.99-106
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• 2009

Checks and tests before putting safety facilities into service as well as the results of these tests are essential, time consuming and may show great variations between each other. Economic constraints and the increasing complexity associated with the development of computerized tools tend to limit the capacity of the classic approval process (manual or automatic). A reduction of the validation cover rate could result in practice. This is not compatible with the French national plan to renew the interlocking systems of the national network. The method and the tool presented in this paper makes it possible to formally validate new computerized systems or evolutions of existing French interlocking systems with real-time functional interpreted Petri nets. The aim of our project is to provide SNCF with a method for the formal validation of French interlocking systems. A formal proof method by assertion, which is applicable to industrial automation equipment such as interlocking systems, and which covers equally the specification and its real software implementation, is presented in this paper. With the proposed method we completely verify that the system follows all safety properties at all times and does not show superfluous conditions: it replaces all the indoor checks (not the outdoor checks). The advantages expected are a significant reduction of testing time and of the related costs, an increase of the test coverage rate, an answer to the new demand of railway infrastructure maintenance engineering to modify and validate computerized interlocking systems. Formal methods mastery by infrastructure engineers are surely a key to prove that more safety is not necessarily more expensive.

• Journal of Computing Science and Engineering
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• 제5권1호
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• pp.85-110
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• 2011

Achieving situation awareness is especially challenging for real-time data stream applications because they i) operate on continuous unbounded streams of data, and ii) have inherent realtime requirements. In this paper we showed how formal data stream modeling and analysis can be used to better understand stream behavior, evaluate query costs, and improve application performance. We used MEDAL, a formal specification language based on Petri nets, to model the data stream queries and the quality-of-service management mechanisms of RT-STREAM, a prototype system for data stream management. MEDAL's ability to combine query logic and data admission control in one model allows us to design a single comprehensive model of the system. This model can be used to perform a large set of analyses to help improve the application's performance and quality of service.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 제13회 춘계학술대회 및 임시총회 학술발표 논문집
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• pp.349-355
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• 2000

본 논문에서는 정형 명세 언어 Z를 이용하여 사용자 인증에 사용되어지는 MD5 Message Digest 알고리즘을 정형 명세 방법론에 따라서 명세 한 경험을 기술한다. 인터넷 기술의 발달로 인하여 통신상에서의 전자 상거래가 활성화되면서 서비스를 이용하는 사용자들에 대한 사용자 정보 보안과 보안 시스템에 접근하는 사용자에 대한 사용자 인증에 관한 문제가 매우 중요하게 부상되고 있다. 이 문제를 해결하기 위해서 보안에 관련된 많은 암호화 기법과 알고리즘이 개발되고 있고, 전세계적으로 이런 알고리즘으로 구현된 보안 시스템의 등급을 나누고 있다. 이런 보안 등급에서 일반적으로 정형기법을 사용하여 구현된 보안 상품이 최상의 평가를 받고 있다. 하지만, 국내에서는 이러한 분야에 대한 연구가 전무한 상태여서 어떠한 기준을 적용하는 것이 좋은 지를 판단하기가 매우 어려운 실정이다. 따라서, 본 논문에서는 이러한 문제에 대한 연구로 정형 명세 언어를 이용해서 인증 알고리즘을 명세하고 검토하는 작업을 수행한 경험을 기술한다.