• 한국항공우주학회지
• /
• 제35권10호
• /
• pp.940-947
• /
• 2007

초음속 전투기급 비행제어 컴퓨터(FLCC)의 성능향상을 위해 프로세서(CPU) 및 CPU 보드의 형상이 변경되었으며, 하드웨어형상 확정 단계에서 정확한 실시간 처리량 예측이 필요하였다. 본 연구에서는 실시간 처리량 예측을 위한 실험적 방법이 시도되었다. 기존 FLCC를 정상 동작시키며 한 Sampling Time 동안　CPU(SMJ320C40) Address Bus 데이터를 획득 및 디코드하여 메모리별 접근 및 분기 횟수를 측정하였다. 측정된 데이터를 통해, 신규 FLCC CPU(SMJ320C601) Demo Board를 제작하여 정확한 실시간 처리량 예측시험을 수행하였으며, 시험결과를 통해 CPU-Memory Architecture를 조기에 변경할 수 있었다. 특히 설계 변경에 따른 문제점들 중의 하나인 Power- Interruption에 대한 비행 안정성 저하여부를 판단하기 위하여 HILS (Hardware-In-the Loop Simulator)를 통한 비행검증시험이 수행되었다.