• 융합정보논문지
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• 제11권11호
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• pp.159-165
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• 2021

본 삼차원 선택적 산화를 이용하여 20 nm 수준의 핀 폭과 점진적으로 증가된 소스/드레인 확장 영역을 갖는 핀 채널을 벌크 실리콘 기판에 제작하였다. 제안된 기법을 이용하여 삼차원 소자를 제작하기 위한 공정기법 및 단계를 상세히 설명하였다. 삼차원 소자 시뮬레이션을 통해, 제안된 소자의 주요 특징과 특성을 기존 FinFET 및 벌크 FinFET 소자와 비교하였다. 제안된 삼차원 선택적 산화 방식의 핀 채널 MOSFET는 기존의 소자들과 비교하여 더 큰 구동 전류, 더 높은 선형 트랜스컨덕턴스, 더 낮은 직렬 저항을 가지며, 거의 유사한 수준의 소형화 특성을 보이는 것을 확인하였다.

• 융합정보논문지
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• 제11권7호
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• pp.104-110
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• 2021

본 핀 채널 전계 효과 트랜지스터에서 낮은 소스/드레인 직렬 저항을 위한 새로운 선택적 산화 방식을 제안하였다. 이 방법을 이용하면, gate-all-around 구조와 점진적으로 증가되는 형태의 소스/드레인 확장영역을 갖는 핀 채널 MOSFET를 얻을 수 있다. 제안된 트랜지스터는 비교 소자에 비해 70% 이상의 소스/드레인 직렬 저항의 감소를 얻을 수 있다. 또한, 제안된 소자는 단채널 효과를 억제하면서도 높은 구동 전류와 전달컨덕턴스 특징을 보인다. 제작된 소자의 포화전류, 최대 선형 전달컨덕턴스, 최대 포화 전달컨덕턴스, subthreshold swing, 및 DIBL은 각각 305 ㎂/㎛, 0.33 V, 13.5 𝜇S, 76.4 𝜇S, 78 mV/dec, 62 mV/V의 값을 갖는다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.301.2-301.2
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• 2014

집적회로의 밀도가 높이기 위해 단일 소자의 크기를 줄이는 과정에서 발생하는 소자의 성능 저하를 줄이기 위해 새로운 구조 및 구성 물질을 변경하는 연구가 활발하게 진행되고 있다. 기존의 평면 구조를 변형한 3차원 구조의 n-channel FinFet는 소자의 구성 물질을 바꾸지 않고도 쇼트 채널효과와 누설전류를 줄일 수 있다. 다양한 구조의 유전 물질을 응용한 n-channel FinFEET은 기존의 n-channel FinFET보다 소자의 크기를 줄일 수 있는 가능성을 제시하고 있다. FinFETs에 관한 많은 연구가 진행되어 왔지만, 유전체 물질을 이용한 n-channel FinFETs의 구조에 대한 연구는 매우 적다. 본 연구는 FinFET의fin channel 영역에 유전 물질을 삽입하여 그 영향을 분석한 연구이다. FinFET의 fin channel 영역에 유전 물질을 삽입하여 평면 구조의 MOSFET에서 fully depletion SOI 구조와 같은 동작을 하도록 만들었다. 유전 물질을 삽입한 FinFET 소자의 전기적 특성을 3차원 TCAD 시뮬레이션을 툴을 이용하여 계산하였다. 유전 물질을 삽입한 n-channel FinFET에서 전자 밀도와 측면 전계의 영향이 기존의 FinFET보다 좋은 특성을 확인하였다. 또한 유전물질을 삽입한 FinFETs은 subthershold swing, 누설전류, 소비전력을 줄여 주었다. 이러한 결과는 n-Channel FinFETs의 성능을 향상시키는데 많은 도움이 될 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.749-752
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• 2014

Spacer 유무와 핀 폭, 채널길이에 따른 n채널 MuGFET의 단채널 및 열화 특성을 비교 분석 하였다. 사용된 소자는 핀 수가 10인 Tri-Gate이며 Spacer 유무에 따른 핀 폭이 55nm, 70nm인 4종류이다. 측정한 소자 특성은 DIBL, subthreshold swing, 문턱전압 변화 (이하 단채널 현상)과 소자열화이다. 측정 결과, 단채널 현상은 spacer가 있는 것이 감소하였고, hot carrier degradation은 spacer가 있고 핀 폭이 작은 것이 소자열화가 적었다. 따라서, spacer가 있는 LDD(Lightly Doped Drain) 구조이며 핀 폭이 작은 설계방식이 단채널 현상 및 열화특성에 더욱 바람직하다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권4호
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• pp.302-310
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• 2008

This paper puts forward an advanced consideration on the design of scaled multiple-gate FET (MuGFET); the aspect ratio ($R_{h/w}$) of the fin height (h) to fin width (w) of MuGFET is considered with the aid of 3-D device simulations. Since any change in the aspect ratio must consider the trade-off between drivability and short-channel effects, it is shown that optimization of the aspect ratio is essential in designing MuGFET's. It is clearly seen that the triple-gate (TG) FET is superior to the conventional FinFET from the viewpoints of drivability and short-channel effects as was to be expected. It can be concluded that the guideline of w < L/3, where L is the channel length, is essential to suppress the short-channel effects of TG-FET.

• Journal of Electrical Engineering and Technology
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• 제8권6호
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• pp.1497-1502
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• 2013

Recently, the junctionless (JL) transistors realized by a single-type doping process have attracted attention instead of the conventional metal-oxide-semiconductor field-effect transistors (MOSFET). The JL transistor can overcome MOSFET's problems such as the thermal budget and short-channel effect. Thus, the JL transistor is considered as great alternative device for a next generation low standby power silicon system. In this paper, the JL FinFET was simulated with a three dimensional (3D) technology computer-aided design (TCAD) simulator and optimized for DC characteristics according to device dimension and doping concentration. The design variables were the fin width ($W_{fin}$), fin height ($H_{fin}$), and doping concentration ($D_{ch}$). After the optimization of DC characteristics, RF characteristics of JL FinFET were also extracted.

• 한국정보통신학회논문지
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• 제13권4호
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• pp.747-752
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• 2009

본 연구에서는 FinFET에서 문턱전압이하 전류 및 단채널효과를 해석하기 위하여 필수적인 포텐셜분포를 구하기 위하여 3차원 포아송방정식을 이용하고자 한다. 특히 계산시간을 단축시키고 파라미터의 관련성을 이해하기 쉽도록 해석학적 모델을 제시하고자 한다. 이 모델의 정확성을 증명하기 위하여 3차원 수치해석학적 모델과 비교되었으며 소자의 크기파라미터에 따른 변화에 대하여 설명하였다. 특히 채널 도핑여부에 따라 FinFET의 채널 포텐셜을 구하여 향후 문턱전압이하 전류 해석 및 문턱 전압 계산에 이용할 수 있도록 모델을 개발하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.133-134
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• 2006

A simple doping method to fabricate a very thin channel body of the n-type fin field-effect-transistor (FinFET) with a 20 nm gate length by solid-phase-diffusion (SPD) process is presented. Using As-doped spin-on-glass as a diffusion source of arsenic and the rapid thermal annealing, the n-type source-drain extensions with a three-dimensional structure of the FinFET devices were doped. The junction properties of arsenic doped regions were investigated by using the $n^+$-p junction diodes which showed excellent electrical characteristics. Single channel and multi-channel n-type FinFET devices with a gate length of 20-100 nm was fabricated by As-SPD and revealed superior device scalability.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.283-284
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• 2012

In this work, a special technique called dielectric filling was carried out in order to reduce sub-threshold leakage current inside double-gated n-channel MOSFET. This calibration was done by using SILVACO Atlas(TCAD), and the result showed quite a good performance compared to the conventional double-gate MOSFET.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권1호
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• pp.51-55
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• 2007

This paper investigates the subthreshold behavior of Fin Field Effect Transistor (FinFET). The FinFET is considered to be an alternate MOSFET structure for the deep sub-micron regime, having excellent device characteristics. As the channel length decreases, the study of subthreshold behavior of the device becomes critically important for successful design and implementation of digital circuits. An accurate analysis of subthreshold behavior of FinFET was done by simulating the device in a 3D process and device simulator, Taurus. The subthreshold behavior of FinFET, was measured using a parameter called S-factor which was obtained from the $In(I_{DS})\;-\;V_{GS}$ characteristics. The value of S-factor of devices of various fin dimensions with channel length $L_g$ in the range of 20 nm - 50 nm and with the fin width $T_{fin}$ in the range of 10 nm - 40 nm was calculated. It was observed that for devices with longer channel lengths, the value of S-factor was close to the ideal value of 60 m V/dec. The S-factor increases exponentially for channel lengths, $L_g\;<\;1.5\;T_{fin}$. Further, for a constant $L_g$, the S factor was observed to increase with $T_{fin}$. An empirical relationship between S, $L_g$ and $T_{fin}$ was developed based on the simulation results, which could be used as a rule of thumb for determining the S-factor of devices.