• 한국정보통신학회논문지
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• 제8권7호
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• pp.1553-1557
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• 2004

임베디드 하드웨어 유전자 알고리즘을 위한 실시간 처리 시스템을 설계하였다. 제안된 시스템은 유전자 알고리즘의 기본 모듈인 selection, crossover, 및 mutation과 evaluation을 병행적으로 동작시키기 위해서 이중 프로세서로 구현하였다. 구현된 시스템은 두개의 Xscale 프로세서와 진화 하드웨어가 내장된 FPGA 로 구성되었다. 또한 본 시스템은 유전자 알고리즘의 기본 모듈 수행이 두 개의 프로세서에 자동으로 균등 배분되는 구조를 지니고 있어, 유전자 알고리즘 처리의 효율성을 극대화 할 수 있다. 제안된 임베디드 하드웨어 유전자 알고리즘 처리 시스템은 임베디드 리눅스 운영체제에서 수행되며 진화 하드웨어에서 실시간으로 처리된다. 또한 제안된 이중 프로세서의 각 프로세서 모듈은 동일한 구조로 가지고 있으므로 여러 개의 모듈을 직렬 연결하여 빠른 하드웨어 유전자 알고리즘 실시간 처리에 그대로 사용될 수 있다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1355-1360
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• 2005

In this paper, we approach the problem of image filter design automation using a kind of intrinsic evolvable hardware architecture. For the purpose of implementing the intrinsic evolution process in a common FPGA chip and evolving a complicated digital circuit system-image filter, the design automation system employs the reconfigurable circuit architecture as the reconfigurable component of the EHW. The reconfigurable circuit architecture is inspired by the Cartesian Genetic Programming and the functional level evolution. To increase the speed of the hardware evolution, the whole evolvable hardware system which consists of evolution algorithm unit, fitness value calculation unit and reconfigurable unit are implemented by a commercial FPGA chip. The Celoxica RC1000 card which is fitted with a Xilinx Virtex xcv2000E FPGA chip is employed as the experiment platform. As the result, we conclude the terms of the synthesis report of the image filter design automation system and hardware evolution speed in the Celoxica RC1000 card. The evolved image filter is also compared with the conventional image filter form the point of filtered image quality.

• Journal of information and communication convergence engineering
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• 제13권3호
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• pp.145-151
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• 2015

We describe in this paper a hardware-based improvement scheme of a real-time automatic speech recognition (ASR) system with respect to speed by designing a parallel feature extraction algorithm on a Field-Programmable Gate Array (FPGA). A computationally intensive block in the algorithm is identified implemented in hardware logic on the FPGA. One such block is mel-frequency cepstrum coefficient (MFCC) algorithm used for feature extraction process. We demonstrate that the FPGA platform may perform efficient feature extraction computation in the speech recognition system as compared to the generalpurpose CPU including the ARM processor. The Xilinx Zynq-7000 System on Chip (SoC) platform is used for the MFCC implementation. From this implementation described in this paper, we confirmed that the FPGA platform is approximately 500× faster than a sequential CPU implementation and 60× faster than a sequential ARM implementation. We thus verified that a parallelized and optimized MFCC architecture on the FPGA platform may significantly improve the execution time of an ASR system, compared to the CPU and ARM platforms.

• 정보보호학회논문지
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• 제17권5호
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• pp.55-63
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• 2007

본 논문에서는 하드웨어 기반 블록 암호알고리즘에 대한 부채널분석 공격 취약성을 살펴보았다. 분석을 위해 ARIA 알고리즘을 FPGA에 구현하였으며 다양한 분석을 위해 두 가지 형태의 S-box로 나누어 구현하였다. 각각의 구현형태에 대해 DPA 공격, 근거리 DEMA 공격 및 원거리 DEMA 공격을 실험하였다. 기존에 발표된 소프트웨어 기반 스마트카드에 대한 DPA 공격결과와 비교했을 때 하드웨어(FPGA) 기반 암호알고리즘이 병렬처리 및 기타 이유로 인해 좀 더 많은 수의 수집신호가 필요하였지만 S-box의 구현형태에 상관없이 모든 부채널분석 공격에 취약함을 실험적으로 확인하였다.

• 대한전자공학회논문지TE
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• 제37권3호
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• pp.37-44
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• 2000

본 논문에서는 실시간 데이터 압축을 위한 Lempel-Ziv 압축기의 효과적인 하드웨어 구조를 제안한다. 일반적으로 Lempel-Ziv 알고리즘의 구현에서는 matching 바이트 탐색과 dictionary 버퍼의 누적된 shift 동작이 처리 속도에 가장 중요한 문제이다. 제안하는 구조에서는 dictionary 크기를 최적화하는 방법과 복수개의 바이트를 동시에 비교하는 matching 바이트 처리 방법, 그리고 회전 FIEO 구조를 이용하여 shift 동작 제어 방법을 이용함으로써 효과적인 Lempel-Ziv 알고리즘의 처리 구조를 제안하였다. 제안된 구조는 상용 DSP를 사용하여 하드웨어적으로 정확하게 동작함을 검증하였으며, VHDL로 기술한 후 회로 합성을 수행하여 상용 FPGA 칩에 구현하였다. 제안된 구조는 시스템 클락 33㎒, 비트율 256Kbps 전용선에서 오류 없이 동작함을 확인하였다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제16권8호
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• pp.2816-2830
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• 2022

Number Theoretic Transform (NTT) is a method to design efficient multiplier for large integer multiplication, which is widely used in cryptography and scientific computation. On top of that, it has also received wide attention from the research community to design efficient hardware architecture for large size RSA, fully homomorphic encryption, and lattice-based cryptography. Existing NTT hardware architecture reported in the literature are mainly designed based on radix-2 NTT, due to its small area consumption. However, NTT with larger radix (e.g., radix-4) may achieve faster speed performance in the expense of larger hardware resources. In this paper, we present the performance evaluation on NTT architecture in terms of hardware resource consumption and the latency, based on the proposed radix-2 and radix-4 technique. Our experimental results show that the 16-point radix-4 architecture is 2× faster than radix-2 architecture in expense of approximately 4× additional hardware. The proposed architecture can be extended to support the large integer multiplication in cryptography applications (e.g., RSA). The experimental results show that the proposed 3072-bit multiplier outperformed the best 3k-multiplier from Chen et al. [16] by 3.06%, but it also costs about 40% more LUTs and 77.8% more DSPs resources.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.381-384
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• 2006

PDP벽걸이형 대형 평판 디스플레이로서 최근 시각적 극대화에 도움이 되는 대형화의 가능성과 자연스러운 색감 표현력 등의 장점 때문에 주목받고 있다. 하지만 저계조 표현, 의사 윤곽 문제등의 화질 저하 문제로 우위에 있지 못하고 다른 디스플레이 장치들과 치열한 경쟁을 하고 있어 더욱 많은 화질 연구가 필요하다. 본 논문은 42" PDP의 차질 개선 연구를 위한 Verilog HDL을 이용한 소프트 웨어 테스트-베드 구현과 FPGA를 이용한 자체 제작 보드에서 대해 설명한다.

• 한국전자파학회논문지
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• 제26권5호
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• pp.521-524
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• 2015

본 논문에서는 재구성이 가능한 다중포트 전력증폭기를 이용해 선택적으로 무선 전력 전송을 할 수 있는 구조를 제안한다. 제안된 무선 전력 전송 구조는 FPGA에 의해 제어되는 입력 위상 가변부, 두 개의 Class-E급 전력증폭기, 4-포트 직교전력 결합기, 두 개의 부하 코일로 구성된다. FPGA에 의해 제어되는 입력 위상부에 의해 두 코일에 전력이 선택적으로 1:1, 2:0, 0:2의 비율로 분배된다. 제작한 시스템은 측정 결과, 125 kHz에서 1 W DC 전력을 전달하였다. 각 개별 전력증폭기는 79 % 효율을 가졌으며, 정류변환을 포함한 최종 DC-DC 변환효율은 40 % 이상을 보였다.

• 전기학회논문지
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• 제66권1호
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• pp.100-106
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• 2017

In this paper, we propose a parallel optimization method of Aho-Corasick (AC) algorithm and Parallel Failureless Aho-Corasick (PFAC) algorithm using Open Computing Language (OpenCL) on Field Programmable Gate Array (FPGA). The low throughput of string matching engine causes the performance degradation of network process. Recently, many researchers have studied the string matching engine using parallel computing. FPGA's vendors offer a parallel computing platform using OpenCL. In this paper, we apply the AC and PFAC algorithm on DE1-SoC board with Cyclone V FPGA, where the optimization that considers FPGA architecture is performed. Experiments are performed considering global id, local id, local memory, and loop unrolling optimizations using PFAC algorithm. The performance improvement using loop unrolling is 129 times greater than AC algorithm that not adopt loop unrolling. The performance improvements using loop unrolling are 1.1, 0.2, and 1.5 times greater than those using global id, local id, and local memory optimizations mentioned above.

• Smart Structures and Systems
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• 제3권1호
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• pp.69-88
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• 2007

In this study, Field-Programmable Gate Arrays (FPGAs) are investigated as a practical solution to the challenge of designing an optimal platform for implementing algorithms in a wireless sensing unit for structuralhealth monitoring. Inherent advantages, such as tremendous processing power, coupled with reconfigurable and flexible architecture render FPGAs a prime candidate for the processing core in an optimal wireless sensor unit, especially when handling Digital Signal Processing (DSP) and system identification algorithms. This paper presents an effort to create a proof-of-concept unit, wherein an off-the-shelf FPGA development board, available at a price comparable to a microprocessor development board, was adopted. Data processing functions, including windowing, Fast Fourier Transform (FFT), and peak detection, were implemented in the FPGA using a Matlab Simulink-based high-level abstraction tool rather than hardware descriptive language. Simulations and laboratory tests were carried out to validate the design.