• 한국정보과학회논문지:시스템및이론
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• 제34권12호
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• pp.656-664
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• 2007

Field-Programmable Gate Arrays는 사용자가 프로그램이 가능한 혁신적인 대규모 집적 회로이며 값싸고 빠르게 주문자가 원하는 VLSI 구현할 수 있는 장점을 가지고 있다. 그러나 특정 목적의 프로그램의 속도가 증가했을 때 FPGA가 연산하는 동안의 전력 소모와 연결선의 지연이 FPGA를 프로그램 하는데 중요한 문제점이 된다. 특히 기존 구조에서 사용되는 내부연결선이 전체 FPGA의 전력 중 65%를 소모한다. 이로 인하여 내부연결선이 전력 소모에 큰 영향을 주기 때문에 배선 시 연결선의 길이와 블록 간의 연결선을 줄임으로써 전력 소모를 줄일 수 있다. 배선 시 내부연결선을 줄이기 위한 방안으로 3차원 FPGA가 제안되었다. 하지만 구조의 복잡해짐으로써 오히려 스위치에서 물리적인 연결선들은 더욱 증가하고 스위치의 면적이 증가하는 문제점을 가지게 되었다. 본 논문에서는 복잡성을 낮추어서 물리적인 내부 연결선의 길이를 줄이고, 배선시의 연결선의 길이를 3차원 FPGA만큼 줄일 수 있는 FPGA구조를 제안한다. 그리고 ISE 의 FPGA Editor와 배선 시 길이를 예측하는 프로그램을 사용하여 Xilinx사의 Virtex II FPGA와 3D FPGA의 연결선 구성을 비교한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.823-826
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• 2003

FPGA-based logic emulator with lane gate capacity generally comprises a large number of FPGAs connected in mesh or crossbar topology. However, gate utilization of FPGAs and speed of emulation are limited by the number of signal pins among FPGAs and the interconnection architecture of the logic emulator. The time-multiplexing of interconnection wires is required for multi-FPGA system incorporating several state-of-the-art FPGAs. This paper proposes a circuit partitioning algorithm called SCATOMi(SCheduling driven Algorithm for TOMi)for multi-FPGA system incorporating four to eight FPGAs where FPGAs are interconnected through TOMi(Time-multiplexed, Off-chip, Multicasting interconnection). SCATOMi improves the performance of TOMi architecture by limiting the number of inter-FPGA signal transfers on the critical path and considering the scheduling of inter-FPGA signal transfers. The performance of the partitioning result of SCATOMi is 5.5 times faster than traditional partitioning algorithms. Architecture comparison show that the pin count is reduced to 15.2%-81.3% while the critical path delay is reduced to 46.1%-67.6% compared to traditional architectures.

• 대한전자공학회논문지SD
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• 제49권4호
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• pp.15-25
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• 2012

FPGA용 CAD툴에 대한 학계의 연구는 상용 FPGA에 적용하기에는 단순하고 비효율적인 아키텍처를 가정하고 있기 때문에 실용성 측면에서 뒤처져 왔다. 최근 상용 FPGA 아키텍처의 배치 위치 및 배선 그래프 데이터베이스를 구축하고 인터페이스를 제공함으로써 상용 FPGA에 적용할 수 있는 배치 배선 툴의 개발을 가능하게 하려는 시도가 있었다. 본 논문은 신규 FPGA 아키텍처로 개발되고 있는 K-FPGA의 경쟁력을 벤치마킹 할 수 있는 툴킷 개발에 대해 기술한다. 이는 학계 CAD 툴의 실용성 한계를 한층 더 확장하고 있다. 기존 상용 툴과 매핑, 패킹, 배치, 배선 각 단계 별로 데이터를 교환할 수 있어 세부 툴별 비교 평가가 가능하며 이전 단계의 결과물을 기다리거나 결과의 질에 영향을 받지 않으면서 각 단계를 독립적으로 개발할 수 있는 체계를 구축하였다. 또한, 상용 FPGA의 아키텍처를 추출하여 단위 셀 라이브러리를 구축함으로써 FPGA 아키텍처의 신규 개발 시 참조 설계 역할을 할 뿐만 아니라 상시 벤치마킹 환경을 제공하도록 하였다. 특히, 아키텍처 정보를 툴 내에 하드 코딩하지 않고 하드웨어 설계자에게 익숙한 표준 HDL 형식으로 기술하여 읽어 들일 수 있도록 함으로써 아키텍처에 수시로 다양한 변경을 시도하면서 최적화해도 툴이 유연하게 수용할 수 있는 데이터 구동 방식의 툴 개발을 추구하였다. 실험을 통해 단위 셀 라이브러리 및 툴 기능을 검증하였으며 개발 중에 변경되고 있는 FPGA 아키텍처 상에서 임의의 설계를 매핑해 보고 정상 동작할 지 시뮬레이션으로 검증할 수 있음을 확인하였다. 배치 및 배선 툴이 개발 중이며 이들이 완성되면 실용적이고 다양한 신규 FPGA 아키텍처들을 개발하고 그 경쟁력을 평가할 수 있게 될 뿐만 아니라 신규 아키텍처를 위한 최적화 CAD 툴 개발 연구가 활발해지는 시너지 효과도 기대할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.907-910
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• 2003

We have developed Logic Design Training Kit for studying, actual training, designing of FPGA(Xillinx) or CPLD(ALTERA CPLD), the Digital Logic Device. This training kit has 12 matrix keys, RS232 port for serial communication and uses LED array. six FND(Dynamic), LCD as display part. That is standard specification for digital logic training kit. Special point of this kit is that we make two logic device trainig kit. This two logic device kit have more smaller and simple architecture because only uses one chip. That chip already includes a lot of functions that need for training kit, such as : complex logic circuit needed the two kind of logic devices, 16 way of system clock deviding function, serial communication interrupt....etc. We called that one chip is Center Bridge Chipset ; Xillinx FPGA Spartan2. User can select between using one device of FPGA or CPLD, or uses both them. Because of, Center Bridge Chipset has profitable architecture. it can work as Logic Device's networking with Master-Slave connection When using both logic devices.

• 항공우주기술
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• 제12권2호
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• pp.131-139
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• 2013

본 논문은 소프트 CPU 기반의 소형 전장품 설계 및 개발에 대한 것을 다루고 있다. 소프트 CPU는 소프트웨어를 이용한 로직 합성을 통해서 FPGA 내부에 구성되는 마이크로 프로세서이다. 소형 전장품 개발을 위해 소프트 CPU중 Nios-II 프로세서를 적용하여 다양하고, 다시 구성할구 있고, 다시 조립 가능한 하부 모듈로 설계하고 개발하였다. 모듈 구조로 구성하기 위해서 메인 보드와 하부 보드 모두 전원과 데이터 버스가 공통으로 사용할 수 있도록 구성하였고, 선택적으로 사용할 수 있도록 하였다.

• 전기전자학회논문지
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• 제21권4호
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• pp.358-367
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• 2017

최근 운전자의 편의와 안전을 위해 전방 차량 추돌 감지 시스템(Front Collision Warning System : FCWS)과 같은 다양한 운전자 보조 시스템(Advanced Driver Assistance System : ADAS)이 개발되고 있다. FCWS는 주행 중 실시간으로 동작해야 하기 때문에 높은 처리속도를 필요로 한다. 또한 자동차의 전장화에 따라 FCWS를 차량용 임베디드 시스템에서 동작시키기 위해 저전력 시스템이 필요하다. 본 논문에서는 FCWS를 CPU-FPGA 구조에서 실시간 처리가 가능하도록 구현하였다. 차선 검출은 Inverse Transform Perspective(IPM)와 슬라이딩 윈도우 방식을 이용하여 CPU에서도 빠른 속도로 동작할 수 있도록 하였다. 차량검출은 높은 인식률을 가지는 Convolutional Neural Network(CNN)을 이용하였고, FPGA에서 병렬처리로 가속하였다. 제안하는 구조는 저전력으로 동작하는 ARM-Core A9과 FPGA를 내장한 Intel FPGA Cyclone V SoC(System on Chip)에서 검증하였다. HD해상도에서 FCWS는 44FPS로 실시간으로 동작하며, 고성능 PC 환경보다 처리속도 대비 에너지 효율이 약 3.33배 높은 것을 확인했다.

• 전자공학회논문지
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• 제52권6호
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• pp.70-76
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• 2015

본 논문은 FPGA 내부의 경계 스캔 체인을 자가 테스트 회로로써 재활용하기 위한 FPGA 자가 테스트 회로 설계 기술을 소개한다. FPGA의 경계 스캔 체인은 테스트나 디버깅 기능뿐만 아니라 각 셀에 연결되어 있는 입출력 핀의 기능을 설정하기 위해서도 사용되기 때문에 일반적인 칩의 경계 스캔 셀보다 매우 크다. 따라서, 본 논문에서는 FPGA 경계 스캔 셀의 구조를 분석하고 소수의 FPGA 로직과 함께 테스트 패턴 생성과 결과 분석이 가능하도록 설계한 BIST(built-in-self-test) 회로를 제시한다. FPGA의 경계 스캔 체인을 자가 테스트를 위하여 재사용함으로써 면적 오버헤드를 줄일 수 있고 보드상에서 프로세서를 사용한 온-라인(on-line) 테스트/모니터링도 가능하다. 실험을 통하여 오버헤드 증가량과 시뮬레이션 결과를 제시한다.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.91-103
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• 2002

다수의 FPGA로 구성된 에뮬레이터에서 FPGA간의 연결구조와 신호의 전송방법은 에뮬레이터의 확장성과 검증속도를 결정하는 중요한 요소이다. 기존의 에뮬레이터는 검증 대상이 되는 회로의 크기가 커짐에 비례하여 에뮬레이션의 속도가 현저하게 느려지는 문제점이 있다. 본 논문에서는 자원이용률을 극대화할 수 있을 뿐만 아니라 에뮬레이션의 속도도 크게 높일 수 있는 새로운 에뮬레이터 구조를 제안한다. 제안되는 에뮬레이터는 계층적인 환형 토폴로지 구조를 가지고 파이프라인의 환형으로 FPGA들을 연결하여 FPGA의 핀한곌르 극복하고, 이와 같은 연결구조를 이용하여 다양한 IP들의 통합도 매우 용이하게 함으로써 설계검증 난이도가 설계자의 검증 능력을 쉽게 초과할 수 있는 시스템 수준에서의 검증도 최소한 수십 ㎒ 속도의 에뮬레이션으로 효과적으로 가능하게 한다.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.54-60
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• 2008

버스 아키텍처는 통신 전송을 만드는 마스터, 전송을 응답받는 슬레이브, 마스터를 선택하는 아비터, 그리고 버스를 연결해 주는 브리지 등으로 구성되어 있다. 이것은 최근에 좀 더 복잡해지고 있으며, 다중버스 아키텍처로 발전하고 있다. 본 논문에서는 여러 다중 shared bus 구조에 대해 논의해 보고 브리지의 레이턴시를 줄이기 위해서 메모리 셀렉터를 도입한 구조를 제안하였다. 마지막으로 이 버스구조에 DMA 마스터를 사용하는 LCD 컨트롤러를 집적하였으며, RTL 시뮬레이션과 FPGA 보드 테스트를 통하여 검증하였다. ModelSim 툴을 이용한 타이밍 시뮬레이션에서 DMA, LCD 라인버퍼, SDRAM 컨트롤러 등이 정상적으로 동작되었으며, LCD 패널이 장착된 실제 FPGA 보드에서 LCD 이미지를 확인하였다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1031-1038
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• 2005

본 논문에서는 패럴렉스 배리어 방식의 2D/3D 겸용 PC 및 핸드폰용 LCD를 위한 화소단위의 실시간 3D 영상변환 구조를 제안하고, 이를 FPGA 기반으로 설계한 후에 전체적인 동작을 위한 시스템으로 구현하였다. PC로부터 출력되는 아날로그 형태의 영상신호를 A/D 변환한 후에 디지털 형태의 신호를 입력된 영상의 형태에 따라서 3D 형태의 영상으로 재구성한다. 3D 형태의 영상으로 재구성하는 알고리즘은 패럴렉스 배리어에 많은 부분 의존하고 하는데, 입력되는 영상의 포맷에 따라서 R, G, B의 화소 단위로 영상을 인터리빙 하는 방식을 사용한다. 제안한 구조는 고속의 메모리 처리기법과 함께 다시점 2D 영상을 3D 영상으로 변환하는 FPGA로 설계되고, 고속의 데이터 저장 및 처리를 위해 4개의 SDRAM을 사용한다. 구현된 전체 시스템은 A/D 변환기를 위한 시스템과 디지털화된 2D 영상신호를 3D 디스플레이를 위한 영상신호로 변환하는 FPGA 시스템 그리고 3D영상을 디스플레이할 수 있는 LCD 패널로 구성된다.